特許

J-GLOBAL ID：200903047225042294

表示装置

発明者： 羽 成 淳
出願人/特許権者： 株式会社東芝
代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-296196
公開番号（公開出願番号）：特開2003-108057
出願日： 2001年09月27日
公開日（公表日）： 2003年04月11日
要約：

【要約】【課題】 画素サイズを大きくせずに、表示品質に優れた面積階調表示を実現可能な液晶表示装置を提供する。【解決手段】 本発明は、複数のメモリセルからなる画素アレイ部1と、信号線駆動回路2と、ゲート線駆動回路3とを備える。画素アレイ部1は、各画素ごとに、画素データの下位ビット側の副画素1a,1b,1cに電源電圧を供給する電源ラインVDD1,VSS1と上位ビット側の副画素1d,1e,1fに電源電圧を供給する電源ラインVDD2,VSS2とを別個に有する。このため、下位ビット側の副画素に供給する電源電圧レベルと上位ビット側の副画素に供給する電源電圧レベルとを個別に調整できる。したがって、下位ビット側の副画素1a,1b,1cの画素サイズを上位ビット側の副画素1d,1e,1fの画素サイズに比べてあまり小さくしなくても、表示品質の優れた階調表示が可能になる。

請求項（抜粋）：

マトリクス状に配置された複数の表示画素と、この表示画素の行方向に沿って配置される複数本の走査線と、この表示画素の列方向に沿って配置されるデータ線と、前記データ線に画素データを供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路を制御する制御部と、を備えた表示装置において、前記複数の表示画素のそれぞれに対応して設けられ、前記走査線又はデータ線に沿って配置される複数組の電源ラインを備え、前記表示画素は、前記走査信号に応答して対応する前記画素データをサンプリングするサンプリング部と、このサンプリング部によってサンプリングされた対応データを保持するメモリ部と、前記対応データに基づいて所定の表示を行なう表示部とからなる複数の副画素を含み、前記メモリ部のそれぞれは、前記複数組の電源ラインのいずれか一組に接続され、一組の前記電源ラインに沿って配置される前記メモリ部のそれぞれは、この組の電源ラインに接続されることを特徴とする表示装置。

IPC (9件)：

G09G 3/20 641 ,  G09G 3/20 623 ,  G09G 3/20 624 ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09F 9/30 330 ,  G09F 9/30 338 ,  G09G 3/30 ,  G09G 3/36

FI (9件)：

G09G 3/20 641 G ,  G09G 3/20 623 G ,  G09G 3/20 624 B ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09F 9/30 330 Z ,  G09F 9/30 338 ,  G09G 3/30 K ,  G09G 3/36

Fターム (35件)：

2H093NC16 ,  2H093NC22 ,  2H093NC23 ,  2H093NC34 ,  2H093ND06 ,  5C006AA12 ,  5C006AA16 ,  5C006AA17 ,  5C006BB16 ,  5C006BC06 ,  5C006BC13 ,  5C006BF42 ,  5C006FA22 ,  5C006FA56 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD01 ,  5C080DD05 ,  5C080EE29 ,  5C080FF11 ,  5C080FF12 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ06 ,  5C094AA05 ,  5C094AA22 ,  5C094BA03 ,  5C094BA09 ,  5C094CA19 ,  5C094DB01 ,  5C094DB04 ,  5C094EA04 ,  5C094EA07