特許

J-GLOBAL ID：200903047238719323

トゥルー(TRUE)及びシャドー(SHADOW)EPROMレジスタを有する回路構成レジスタ

発明者： アラパット,ヴァーキー,ピー
出願人/特許権者： ナショナル・セミコンダクター・コーポレイション
代理人 (1件)： 古谷 馨 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-518250
公開番号（公開出願番号）：特表平8-506683
出願日： 1994年02月04日
公開日（公表日）： 1996年07月16日
要約：

【要約】構成可能な集積回路には、N個のEPROMセルを有する第1のレジスタと、N個のEPROMセルを有する第2のレジスタが含まれ、第2のレジスタにおける各EPROMセルは、第1のレジスタにおけるN個のEPROMセルの別個のセルに対応する。レジスタ・プログラム回路が、第1のレジスタに、一組のN個の2進構成値を格納し、第2のレジスタに、その2進構成値の論理補数を格納する。N個の構成値センス回路が、EPROMセルを読み出し、N個の構成信号を生成するために使用される。各構成値センス回路は、第1のレジスタにおける一つのEPROMセル、及び第2のレジスタにおける対応するEPROMセルに結合される、セット/リセットラッチである。通常動作条件下において、ラッチは、第1のレジスタにおける一つのEPROMセルに格納された構成値に対応する、構成信号を生成する。強化回路が、ラッチが既に安定状態に達した後に、各ラッチに強化電流を印加することにより、アルファ粒子放射からセンス回路を保護する。構成可能な集積回路は、多数の構成可能回路を有し、各構成可能回路は、N個の構成信号の少なくとも一つを受け取り、それに従って、構成可能回路を構成する、少なくとも一つのトランジスタを有する。

請求項（抜粋）：

構成可能な集積回路において、 Nが1より大きな正の整数である、N個の2進構成値を格納するための、N個のEPROMセルの第1の組と、 前記N個の2進構成値の論理補数を格納するための、N個のEPROMセルの第2の組と、 各構成値センス回路が、N個のEPROMセルの前記第1の組における一つのEPROMセル、及びN個のEPROMセルの前記第2の組からの、対応する一つのEPROMセルに結合され、N個のEPROMセルの前記第1の組における前記一つのEPROMセルに格納された2進構成値に対応する構成信号を出力する、N個の構成値センス回路と、 各構成可能回路が、前記構成信号の一つを受け取り、それに従って、前記構成可能回路を構成する、少なくとも一つの回路素子を有する、多数の構成可能回路と、 からなる構成可能な集積回路。