特許

J-GLOBAL ID：200903047248319250

半導体装置

発明者： 佐藤 敏哉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-304055
公開番号（公開出願番号）：特開2000-132995
出願日： 1998年10月26日
公開日（公表日）： 2000年05月12日
要約：

【要約】 (修正有)【課題】 誤り訂正回路の占有面積を削減してチップサイズを縮小できると共に、論理回路数の減少によって誤り訂正時の処理速度を向上させることができる半導体装置を提供する。【解決手段】 半導体装置は、複数のメモリセルと、符号化回路123と、復号化回路122とを有し、各メモリセルに格納されたデータが上位及び下位の2桁のビットから成り、データにおける誤りが2桁のビットで表される数値を1だけ大きくする場合、又は1だけ小さくする場合に限定されているとき、データの上位ビット又は下位ビットにおける誤りを検出する誤り検出手段と、誤り検出手段によって誤りが検出されたとき、対応する下位ビットを上位ビットと共に、又は対応する上位ビットを下位ビットと共に無条件に反転させるビット反転手段とを有している。

請求項（抜粋）：

行列方向に延在する複数のワード線と複数のデータ線との各交差部分に配設された複数のメモリセルと、対応するデータに付加された検査ビットを前記メモリセルに書き込む符号化回路と、前記複数のメモリセルから読み出したデータと前記検査ビットとを照合することによって誤り訂正し、誤り訂正後のデータを前記メモリセルに書き戻す復号化回路とを備えた半導体装置において、前記各メモリセルに格納されたデータが上位及び下位の2桁のビットから成り、前記データにおける誤りが前記2桁のビットで表される数値を1だけ大きくする場合、又は1だけ小さくする場合に限定されているとき、前記データの上位ビット又は下位ビットにおける誤りを検出する誤り検出手段と、前記誤り検出手段によって誤りが検出されたとき、対応する下位ビットを上位ビットと共に、又は対応する上位ビットを下位ビットと共に無条件に反転させるビット反転手段とを備えることを特徴とする半導体装置。

IPC (5件)：

G11C 29/00 631 ,  G11C 11/401 ,  G11C 11/56 ,  G11C 16/06 ,  G11C 16/02

FI (6件)：

G11C 29/00 631 Q ,  G11C 11/34 371 C ,  G11C 11/34 371 D ,  G11C 11/34 381 ,  G11C 17/00 639 C ,  G11C 17/00 641

Fターム (20件)：

5B024AA07 ,  5B024AA15 ,  5B024BA01 ,  5B024BA29 ,  5B024CA13 ,  5B024CA17 ,  5B024CA25 ,  5B024EA07 ,  5B025AA03 ,  5B025AD13 ,  5B025AE00 ,  5B025AE05 ,  5L106AA01 ,  5L106AA10 ,  5L106BB12 ,  5L106CC00 ,  5L106CC14 ,  5L106FF04 ,  5L106FF05 ,  5L106GG00