特許
J-GLOBAL ID：200903047255098359
積層型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-015146
公開番号（公開出願番号）：特開平6-232148
出願日： 1993年02月02日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 積層型半導体装置の製造方法に関し、寄生容量を低減する為の埋め込みイオン注入領域を形成しても、メサの側面やガード・リングが悪影響を受けないようにする。【構成】 基板1上のバッファ層2、サブ・コレクタ層3、コレクタ層4、ベース層5、エミッタ層6、グレーデッド層7、グレーデッド層8、キャップ層9をエッチングしてエミッタ・メサを形成し、そのメサの側壁に埋め込みイオン注入用サイド・ウォールを形成してからベース・コレクタ間容量を低減する為の埋め込みイオン注入領域12を形成し、埋め込みイオン注入用サイド・ウォールを除去してからメサの側壁を覆うエミッタ・ベース分離用サイド・ウォール13を形成し、サイド・ウォール13の直下に在るエミッタ層6の一部をガード・リング6Aとして残すようにサイド・ウォール13の外側に在るエミッタ層6を除去する。
請求項（抜粋）：
基板上に積層成長された半導体層の表面からエッチングを行ってメサを形成する工程と、次いで、前記メサの側壁を覆う埋め込みイオン注入用サイド・ウォールを形成してからイオンを打ち込んで接合容量などの寄生容量を低減する為の埋め込みイオン注入領域を形成する工程と、次いで、前記埋め込みイオン注入用サイド・ウォールの除去してから新たに前記メサの側壁を覆う分離用サイド・ウォールを形成する工程と、次いで、前記分離用サイド・ウォールの直下に在る半導体層をガード・リングとして残すように前記分離用サイド・ウォールの外側に在るその半導体層を除去する工程とが含まれてなることを特徴とする積層型半導体装置の製造方法。
IPC (3件)：
H01L 21/331
, H01L 29/73
, H01L 29/205
