特許

J-GLOBAL ID：200903047274537983

電力用半導体装置

発明者： 中山 和也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-089974
公開番号（公開出願番号）：特開2002-329867
出願日： 1996年03月06日
公開日（公表日）： 2002年11月15日
要約：

【要約】【課題】電力用半導体装置のオン電圧を改善する。【解決手段】電力用半導体装置は複数の回路素子を具備する。回路素子の夫々は、第1半導体層2と、第1半導体層上に配設された第2導電型ベース層1と、第2導電型ベース層の表面内に形成された第1導電型ベース層3と、第1導電型ベース層の表面内に形成された第2導電型ソース層4と、を具備する。第2導電型ソース層と第2導電型ベース層とで挟まれた第1導電型ベース層上にゲート絶縁膜を介してゲート電極部分6が配設される。ゲート電極部分6は、回路素子の2つの回路素子ごとに一体化されてゲート電極を構成し、ゲート電極の幅をLG 、第1導電型ベース層の深さをDB 、第1導電型ベース層と第1導電型エミッタ層とで挟まれた部分の第2導電型ベース層の厚さをWB とした時、1≦LG 2 /(DB ・WB )≦9の条件を満たす。

請求項（抜粋）：

並設された複数の回路素子を有する電力用半導体装置であって、前記回路素子の夫々が、第1半導体層と、前記第1半導体層上に配設された第2導電型ベース層と、前記第2導電型ベース層の表面内に形成された第1導電型ベース層と、前記第1導電型ベース層の表面内に形成された第2導電型ソース層と、前記第2導電型ソース層と前記第2導電型ベース層とで挟まれた前記第1導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極部分と、前記第2導電型ソース層及び前記第1導電型ベース層にコンタクトするソース電極部分と、前記第1半導体層にコンタクトするドレイン電極部分と、を具備し、前記ゲート電極部分は、前記回路素子の2つの回路素子ごとに一体化されてゲート電極を構成し、前記ゲート電極の幅をLG 、前記第1導電型ベース層の深さをDB 、前記第1導電型ベース層と前記第1導電型エミッタ層とで挟まれた部分の前記第2導電型ベース層の厚さをWB とした時、1≦LG 2 /(DB ・WB )≦9の条件を満たすことを特徴とする電力用半導体装置。

IPC (2件)：

H01L 29/78 655 ,  H01L 29/78

FI (3件)：

H01L 29/78 655 A ,  H01L 29/78 655 B ,  H01L 29/78 655 G