特許
J-GLOBAL ID：200903047281160534
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-161089
公開番号（公開出願番号）：特開平8-030507
出願日： 1994年07月13日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 同一ロウアドレスが連続する場合、カラムアドレスからアクセスして、メモリリード時間の短縮を図る。【構成】 MS4はダイナミックRAMを用いて構成され、MSC3からアクセス制御を受ける。CPU1はレジスタ110に実アドレスを設定し、キャッシュメモリ5、キャッシュアドレスアレイ6をアクセスする。次RA保持部320は、キャッシュリード線101とキャッシュミス線102で、事前にメモリリクエストを知り、線103上のキャッシュ実アドレスを次ロウアドレス(NRA)として保持する。RA/CA分離部340は現アクセスのロウアドレス(RA)を保持している。比較器350はNRAとRAの一致を検出する。RAS/CAS制御部330は、一致の場合、ロウアドレストローブ(RAS)を落さず、MS4をカラムアドレスからアクセスする。
請求項（抜粋）：
キャッシュメモリ、キャッシュアドレスアレイを備えたプロセッサとダイナミックRAMを用いて構成されるメモリ装置との間にあって、前記プロセッサからのメモリリクエストに応じて前記ダイナミックRAMをロウアドレス、カラムアドレスと順にアクセスするメモリ制御装置において、前記プロセッサからのメモリリクエスト発行前に、該プロセッサがキャッシュメモリのアクセスのために生成する実アドレスの少なくともダイナミックRAMロウアドレス相当部分を取り込む手段と、前記取り込んだ実アドレスの少なくともダイナミックRAMロウアドレス相当部分を保持する手段と、前記プロセッサから前記キャッシュメモリアクセスの不成功(以下、キャッシュミスという)の通知を受け取る手段と、前記キャッシュミスの通知を受け取った場合に、前記保持されたダイナミックRAMロウアドレス相当部分とダイナミックRAMの現アクセス中のロウアドレスの一致を検出する手段と、前記一致を検出した場合、前記プロセッサからのメモリリクエスト発行時、前記ダイナミックRAMのロウアドレスのアクセスを省略してカラムアドレスからアクセスする手段と、を有することを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/02 590
, G06F 12/08 310
