特許

J-GLOBAL ID：200903047284642939

半導体素子の製造方法

発明者： 渡辺 啓仁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-165161
公開番号（公開出願番号）：特開平10-107225
出願日： 1990年03月20日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 DRAMのキャパシタ等に用いられるポリシリコン電極の面積を広げ、容量を増大する。【解決手段】 上面をシリコン層で形成した電極コアの上面及び側面上に、結晶状態がアモルファスからポリクリスタルに変化する遷移温度でシリコン膜を堆積し、表面にシリコングレインに基づく半球状の凹凸を形成する。さらに、RIEにより上表面の凹凸をコアのシリコン層に転写する。この半球状凹凸により表面積が増加したシリコン層をキャパシタの下部電極として使用することにより、キャパシタの容量を増大させることが可能となる。

請求項（抜粋）：

半導体基板上に、結晶状態がアモルファスからポリクリスタルに変化する遷移温度でシリコン膜を堆積する工程と、熱処理により該シリコン膜を緻密化する工程とを含む表面積の大きいシリコン膜の形成工程を有することを特徴とする半導体素子の製造方法。

IPC (8件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 特開平3-263370
  
• 特開平3-263370