特許

J-GLOBAL ID：200903047314496193

半導体装置

発明者： 荒木 雅昭 ,  舟田 雅夫 ,  高山 康夫 ,  佐川 清水 ,  大森 誠也 ,  新津 岳洋
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 住吉 多喜男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-057456
公開番号（公開出願番号）：特開平8-255871
出願日： 1995年03月16日
公開日（公表日）： 1996年10月01日
要約：

【要約】【目的】 1つのマークの位置合わせを行うことにより半導体素子基板の切断位置合わせ、切断精度の確認、接続の位置合わせが容易に達成できる半導体装置。【構成】 端部を切断した半導体素子基板501と半導体素子基板701を接続した半導体装置において、端部に残った位置合わせマーク601と710は、接続の位置を合わせる場合には基準線62aと基準線620aが一直線となるように半導体素子基板501と701を接続する。また、接続すべき被接続半導体素子を選別するには、切断線(半導体素子基板端面)が位置合わせマーク601,710の各階段線64,714,69,719の何段目に位置するかによって、例えば、位置合わせマーク60の中央線を設定して切断するのであるが、端部側に1段ずれている半導体素子基板の場合は被接続半導体素子基板の位置合わせマークは1段中央側にずれている半導体素子を選別する。このように、複数の半導体素子基板を接続して構成する半導体装置は、半導体素子基板の端部に形成する位置合わせマークのみによって、位置合わせが確実に実行できる。

請求項（抜粋）：

半導体素子基板の端部を切断し、一方の半導体素子基板の切断端面と他方の半導体素子基板の切断端面を接続して構成する複数の接続半導体素子基板よりなる半導体装置において、複数の接続半導体素子基板の接続部には、一方の半導体素子基板の端部に形成された位置合わせマークと、他方の半導体素子基板の端部に形成された位置合わせマークを連結させた連結位置合わせマークが形成されると共に、連結位置合わせマークは基板端縁部を介して矩形状をなす基準線と、矩形体の各角の二等分線に沿って形成する階段状線とを有し、連結した矩形状の各辺の基準線は直線を形成すると共に、連結矩形体内に形成される階段線の階段数は接続半導体素子基板の接続部に形成される連結位置合わせマークにおいて同一である半導体装置。

IPC (6件)：

H01L 27/00 301 ,  H01L 21/66 ,  H01L 21/68 ,  B41J 2/44 ,  B41J 2/45 ,  B41J 2/455

FI (4件)：

H01L 27/00 301 Z ,  H01L 21/66 Y ,  H01L 21/68 G ,  B41J 3/21 L