特許

J-GLOBAL ID：200903047346568994

半導体装置及びその製造方法

発明者： 白川 巌
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平9-164492
公開番号（公開出願番号）：特開平11-017128
出願日： 1997年06月20日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 素子分離酸化膜の異なるDRAMメモリ素子とロジック素子を同一基板上に形成する場合に、素子特性の劣化を防止する。【解決手段】 ロジック部トランジスタ素子分離用の第1の分離酸化膜11と、DRAM部トランジスタ素子分離用の第2の分離酸化膜4とを別工程にて形成する。これにより、ロジック部トランジスタ素子においては、ゲート寸法が安定する定在波効果の少ない段差の低い分離酸化膜を形成し、DRAM部トランジスタ素子においては、混載前の拡散層リークの少ない選択酸化法で分離酸化膜が形成する。

請求項（抜粋）：

同一半導体基板上に2つ以上の種類の素子分離酸化膜を形成したものであることを特徴とする半導体装置。

IPC (5件)：

H01L 27/10 461 ,  H01L 21/76 ,  H01L 21/316 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/10 461 ,  H01L 21/76 M ,  H01L 21/94 A ,  H01L 27/10 681 D

引用特許：

出願人引用 (2件)

• 特開昭63-239861
  
• 特開平4-343247
  

審査官引用 (4件)

• 特開昭63-079371
  
• 特開昭63-239861
  
• 特開昭59-004046
  
• 特開平4-343247