特許
J-GLOBAL ID：200903047357709107
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平7-005183
公開番号（公開出願番号）：特開平8-195445
出願日： 1995年01月17日
公開日（公表日）： 1996年07月30日
要約：
【要約】【目的】 ソフトエラー耐性を向上するための充分大なる記憶ノード容量が形成された半導体メモリ装置を、製造工程数の増加を来すことなく、高い信頼性と、歩留りをもって製造できるようにする。【構成】 半導体基板21に形成されたSRAMの負荷素子を構成する導電層22が、絶縁層23を介して、接地配線層24上にこの接地配線層24の端面24aを含んで形成され、負荷素子を構成する導電層22と接地配線層24との間にメモリセルの記憶ノード容量を形成した構成とする。
請求項（抜粋）：
半導体基板に形成されたスタティック・ランダム・アクセス・メモリセルの負荷素子を構成する導電層が、絶縁層を介して、接地配線層上に該接地配線層の端面を含んで被着形成され、上記負荷素子を構成する導電層と上記接地配線層との間にメモリセルの記憶ノード容量を形成したことを特徴とする半導体メモリ装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, H01L 27/10 491
