特許
J-GLOBAL ID：200903047379153030
割込み制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-140951
公開番号（公開出願番号）：特開平5-313917
出願日： 1992年05月06日
公開日（公表日）： 1993年11月26日
要約：
【要約】【目的】 低優先の割込みの発生頻度が高いときには、優先してその割込みを強制的に行う。【構成】 割込み判定回路2で優先度の低い割込みは待たされる。これに応答して待ち回数をカウンタ4にて+1する。このカウンタ4の待ち回数がレジスタ5に格納されている制限回数に達したとき、コンパレータ6によりこれが検出され、CPU1へ報告される。待たされる割込みはFIFO9に履歴として順次格納されているので、コンパレータ6により一致検出された割込み情報がFIFO9から選択的に読出されてCPU1へ伝えられ、この割込み処理が強制的に行われる。
請求項（抜粋）：
複数の回路から発生される割込みに対して優先度の高いものから処理を行うようにした割込み制御回路であって、処理が待たされる低優先度の割込みの処理待ち発生回数を前記回路毎に計数する計数手段と、前記回路毎に割込み処理待ちの発生回数の制限値を予め格納しておく制限値格納手段と、前記計数手段の各計数内容と前記制限値格納手段内の対応制限値とを夫々比較する比較手段と、この比較結果が一致した対応回路の割込みを優先的に処理する制御手段とを含むことを特徴とする割込み制御回路。
IPC (2件)：
G06F 9/46 322
, G06F 13/362 510
