特許
J-GLOBAL ID：200903047407020814
第1の入力に加算された第2の入力と第3の入力との第1のブール組合せプラス第2の入力と第3の入力の第2のブール組合せの和を形成する3入力算術論理装置
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-296708
公開番号（公開出願番号）：特開平8-161460
出願日： 1994年11月30日
公開日（公表日）： 1996年06月21日
要約：
【要約】【目的】 3つの多ビット入力信号の算術及びブール混合組合せを形成する3入力算術論理装置を提供する。【構成】 算術論理装置は先ずブール組合せを形成し、次いで算術組合せを形成する。現命令は、形成される組合せを制御する機能信号F0-F7を生成する命令デコーダを駆動する。3入力算術論理装置はビット回路の集合を使用することが好ましく、各ビット回路は桁上げ伝播、生成及びキル信号を形成する。これらの信号を多レベル論理樹木回路及び桁上げ入力と共に使用して、ビット結果及び次のビット回路への桁上げ出力を発生させることができる。この構造は、現命令に基づいて3つの入力信号の選択された算術、ブール、もしくは算術及びブール混合機能の形成を可能にする。入力信号の1つに組合せが感応しないように機能信号を選択し、残余の入力信号の2つの入力機能を遂行させることができる。
請求項（抜粋）：
3入力算術論理装置において、ANDゲートと、第1の2入力ブール関数発生器と、第2の2入力ブール関数発生器と、加算器とを備え、上記ANDゲートは、第1の多ビット入力信号を受信する第1の入力と、第2の入力と、上記第1及び第2の入力において受信した信号のビットワイズの論理積を形成する出力とを有し、上記第1の2入力ブール関数発生器は、第2の多ビット入力信号を受信する第1の入力と、第3の多ビット入力信号を受信する第2の入力と、上記ANDゲートの上記第2の入力に接続されている出力とを有し、上記出力は上記第1及び第2の入力において受信した信号の第1の選択されたブール組合せを形成し、上記第2の2入力ブール関数発生器は、第2の多ビット入力信号を受信する第1の入力と、第3の多ビット入力信号を受信する第2の入力と、上記第1及び第2の入力において受信した信号の第2の選択されたブール組合せを形成する出力とを有し、上記加算器は、上記ANDゲートの上記出力に接続されている第1の入力と、上記第2の2入力ブール関数発生器の上記出力に接続されている第2の入力と、上記第1及び第2の入力において受信した信号の加算を形成する出力とを有していることを特徴とする3入力算術論理装置。
IPC (3件)：
G06T 1/00
, G06F 7/50
, G06T 11/00
G06F 15/66 J
, G06F 15/72 A
