特許
J-GLOBAL ID：200903047412429518
半導体装置の製造方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2003-027982
公開番号（公開出願番号）：特開2004-241534
出願日： 2003年02月05日
公開日（公表日）： 2004年08月26日
要約：
【課題】良好な電気的特性を有する薄い構造のIGBTが低コストで得られるようにした製造方法を提供する。【解決手段】シリコンウェハ10を支持基板8と酸化膜20を介して接着する工程と、上記シリコンウェハ10を研削してドレイン層11を形成する工程と、ドレイン層11の上にバッファ層12及び高抵抗層13をエピタキシャル成長で形成する工程と、高抵抗層13の表面にMOSゲート構造を形成する工程とを具備する。その結果、完成したIGBTの耐圧を決定する領域となる高抵抗層13は、比抵抗ばらつきの小さいエピタキシャル成長で形成されるようになるため、所望の比抵抗を有する高コストなシリコンウェハを必要としなくなる。さらに、エピタキシャル成長で形成されるバッファ層12は、高濃度で幅の狭い不純物濃度プロファイルを有するようになる。【選択図】 図1
請求項（抜粋）：
第1の基板の第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、
前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第1導電型のドレイン層を形成する工程と、
前記ドレイン層上に第2導電型のバッファ層をエピタキシャル成長で形成する工程と、
前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、
前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、
前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、
前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L29/78 655C
, H01L29/78 658K
