特許
J-GLOBAL ID：200903047425544499
位相同期式周波数シンセサイザ
発明者：
出願人/特許権者：
代理人 (1件)：
茂泉 修司
公報種別：公開公報
出願番号（国際出願番号）：特願平4-288830
公開番号（公開出願番号）：特開平6-140930
出願日： 1992年10月27日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 無駄な制御を無くして引き込み時間を短縮した位相同期式(PLL)周波数シンセサイザを実現する。【構成】 目標周波数が指示された時この目標周波数が予め用意した基準周波数で割り切れるか否かを判定し割り切れない時には割り切れるまで順次その基準周波数を大きい値から小さい値に切り替えて行き、その時の基準周波数に対応する分周比を出力してPLLループ内の可変分周器に設定する。
請求項（抜粋）：
基準発振周波数信号発生器(1) からの基準発振周波数信号を分周比設定回路(7) によって第1の分周比(M) が設定される第1の可変分周器(2) で分周し、この第1の可変分周器(2) の出力信号と電圧制御発振器(5) からのシンセサイザ出力信号を該分周比設定回路(7) によって第2の分周比(N')が設定される第2の可変分周器(6) で分周した信号とを位相比較器(3) で比較しその位相差に応じた電圧信号をループフィルタ(4) を介して該電圧制御発振器(5) に制御信号として与える位相同期式周波数シンセサイザにおいて、該分周比設定回路(7) が、目標周波数のシンセサイザ出力信号を発生させるため、複数の基準周波数の各々と該基準発振周波数とにより求められる各種の第1の分周比(M) を記憶した第1の記憶部(7a)と、各基準周波数と該目標周波数とにより求められる各種の第2の分周比(N')を記憶した第2の記憶部(7b)と、該目標周波数が指示されたとき該目標周波数が該基準周波数で割り切れるか否かを判定して割り切れないときには割り切れるまで順次該基準周波数を大きい値から小さい値に切り替えて行くと共にそのときの基準周波数に対応する第1及び第2の分周比(M,N')をそれぞれ該第1及び第2の記憶部(7a,7b) から選択出力させる制御部(7c)と、を備えたことを特徴とする位相同期式周波数シンセサイザ。
IPC (2件)：
FI (2件)：
H03L 7/18 B
, H03L 7/10 A
