特許
J-GLOBAL ID：200903047459806263
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古溝 聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-089628
公開番号（公開出願番号）：特開平11-289049
出願日： 1998年04月02日
公開日（公表日）： 1999年10月19日
要約：
【要約】【課題】 容量と抵抗を形成する工程において、抵抗の層抵抗のばらつきをなくす。【解決手段】 半導体基板上に容量と抵抗を形成する方法において、基板1上にWSi膜5と、酸化膜6と、導電膜7を形成する。フォトレジストをマスク9として導電膜7をパターニングして容量の上部電極を形成し、絶縁膜6でWSi膜5を保護しつつマスク9を除去し、アンモニア過酸化水素水で洗浄する。アンモニア過酸化水素水にはWSiをエッチングする作用があるが、WSi膜5は酸化膜6に保護されて、エッチングされない。次に、フォトレジストをマスク10a、10cとして絶縁膜6及びWSi膜5をパターニングして容量の下部電極5aと誘電膜6aと、WSiから構成された抵抗層5cと抵抗層5c上に配置された絶縁膜6cを形成する。残存している絶縁膜6cでWSi膜5a、5cを保護しつつマスク10a、10cを除去及び洗浄する。
請求項（抜粋）：
半導体基板上に容量と抵抗を形成する半導体装置の製造方法において、半導体基板上にシリサイド層を形成する工程と、前記シリサイド層上に第1の絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程と、フォトレジストを第1のマスクとして用いて導電層をパターニングして容量の上部電極を形成する第1のパターニング工程と、前記上部電極の形成後、前記第1の絶縁膜で前記シリサイド層を保護しつつ前記フォトレジストからなる第1のマスクを除去及び洗浄する工程と、フォトレジストを第2のマスクとして用いて前記第1の絶縁層及びシリサイド層をパターニングすることにより、前記上部電極に対向する前記容量の下部電極と、前記上部電極と下部電極との間に配置された誘電層と、前記シリサイド層から構成された抵抗層と該抵抗層上に配置された第1の絶縁膜を形成する第2のパターニング工程と、前記下部電極及び抵抗層の形成後、残存している第1の絶縁膜で前記シリサイド層を保護しつつ前記フォトレジストからなる第2のマスクを除去及び洗浄する工程と、を備えることを特徴とする半導体装置の製造方法。
IPC (2件)：
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