出力バッファ回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-288026
公開番号（公開出願番号）：特開平6-140908
出願日： 1992年10月27日
公開日（公表日）： 1994年05月20日
要約：

【要約】【目的】二つの入力信号間のスキューが小さいため、実際の半導体集積回路上では問題にならないが、シミュレーションの場合にはグリッチが発生するという不都合を無くすること。【構成】第1および第2の入力端子10,11と二つのトライステートバッファ5,6との間に、両入力信号が共に1レベルのときはリセットされ、共に0レベルのときはセットされるR-Sラッチ回路3を含むトライステート出力バッファ駆動回路20を設け、また、両入力端子10,11とトライステートバッファ5,6のイネーブル端子との間にデレイ回路16,18を含む2系列のイネーブル信号回路を設けて、NAND回路17およびAND回路19のそれぞれにおける二つの入力パルス間の時間差が前記デレイ回路の遅延値により決まる所定の時間差より小さくて二つの入力パルスが重ならない場合に、このイネーブル信号回路によりパルスを打ち消して、遅延シミュレーション時のグリッチ発生を無くする。

請求項（抜粋）：

同一波形で時間差を有する2信号のそれぞれが印加される第1および第2の入力端子と、出力が共通に接続された二つのトライステートバッファと、前記両入力端子と二つのトライステートバッファの入力端子との間に設けられ、前記両入力端子の入力信号が共に1レベルのときはリセットまたはセットされ、共に0レベルのときはセットまたはリセットされて前記両トライステートバッファの入力端子のそれぞれに互いに反転した“1”“0”信号を加えるトライステートバッファ駆動回路と、前記第1および第2の両入力端子と前記トライステートバッファのイネーブル信号端子との間に設けられ、前記両入力端子の入力信号の間の時間差に相当する幅のパルスを発生し、かつ、このパルス幅が所定の幅より小さい場合はこのパルスが打ち消されて出力されず、それより広い場合はその広い分だけの幅のパルスが出力され、この出力パルスにより前記トライステートバッファの出力がHi-Z状態またはX(unknown)状態にされるイネーブル信号回路とを備えていることを特徴とする出力バッファ回路。

IPC (5件)：

H03K 19/0175 , G06F 15/60 360 , H03K 17/16 , H03K 17/687 , H03K 19/00

FI (2件)：

H03K 19/00 101 F , H03K 17/687 F

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