特許
J-GLOBAL ID：200903047490161564
半導体集積回路装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲岡 耕作 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-336051
公開番号（公開出願番号）：特開平6-188428
出願日： 1992年12月16日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 優れたメモリ特性を有するメモリトランジスタを備えた半導体集積回路装置を提供する。【構成】 メモリトランジスタMTr40のソース領域41を、不純物拡散濃度を順次濃くして、外側からN- 不純物拡散層41b、N+ 不純物拡散層41a、N+ 不純物拡散層41cを形成して三重拡散構造とし、電荷の流出に適した不純物拡散濃度とした。一方、ドレイン領域42を、N+ 不純物拡散層41aのソース領域41側端部にP- 型ポケット41aを備えた構造として、電荷の注入に適した、ソース領域41と異なる不純物拡散濃度に設定した。
請求項（抜粋）：
単一の半導体基板上に、所定の集積回路設計に基づき、情報の記憶を行う複数の不揮発性記憶素子が、行方向および列方向に沿ってマトリクス状に配列されてなるメモリアレーと、該メモリアレーの周辺に配置され、各不揮発性記憶素子に所定の動作を行わせる周辺回路とが形成されている半導体集積回路装置であって、前記各不揮発性記憶素子は、前記半導体基板の表面層に所定の間隔をあけて形成されたソース領域およびドレイン領域と、該ソース領域およびドレイン領域で挟まれるように生じたチャネル領域上に設けられ、該チャネル領域で発生した電荷を蓄積する電荷蓄積層と、該電荷蓄積層上に設けられ、所定の制御電圧が印加されるゲートとを含み、行方向に配列されている各不揮発性記憶素子のゲートにワードラインが接続され、列方向に配列されている各不揮発性記憶素子のソース領域およびドレイン領域にそれぞれビットラインが接続されており、前記周辺回路は、各不揮発性記憶素子のゲートとドレイン領域との間に所定の電圧を印加して、前記チャネル領域のドレイン領域近傍で高いエネルギーを有する電荷を発生させて、該電荷を前記電荷蓄積層に注入する手段と、各不揮発性記憶素子のソース領域に所定の電圧を印加して、前記電荷蓄積層に蓄積されている電荷を前記ソース領域に流出させて除去する手段とを含んでおり、前記各不揮発性記憶素子のソース領域は、前記電荷の流出に適した不純物拡散濃度に設定されており、ドレイン領域は、前記電荷の注入に適した、ソース領域とは異なる不純物拡散濃度に設定されていることを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 16/02
, G11C 16/04
H01L 29/78 371
, G11C 17/00 307 D
