特許

J-GLOBAL ID：200903047494825670

半導体集積回路のテスト方式

発明者： 大石 康晴
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-154322
公開番号（公開出願番号）：特開平8-005711
出願日： 1994年06月14日
公開日（公表日）： 1996年01月12日
要約：

【要約】【目的】BISTに用いられているMISRにおいて、試験回路でビットエラーが発生した場合にこのエラーがMISR回路内でループすることなく、最終パターンまでテストが行えることを可能にする。【構成】1回目のテストで試験回路1で生じたビットエラーの発生時点を確認し、テストパターンの該ビットエラー発生時点においてMISRに対するイニシャライズ信号をアクティブに設定する。これにより、MISR2回路内でエラーがループすることを回避し、そして試験回路が正常動作に復帰すれば再びテストが行える。

請求項（抜粋）：

BIST(ビルトインセルフテスト)等のコンパクトテスト方式で用いられるMISR(マルチインプット・シフトレジスタ)回路において、試験回路でビットエラーが生じた場合、前記MISR回路内をループするエラーを解除するための所定の初期化信号をアクティブとするようにテストパターンを設定し、前記試験回路が正常動作に復帰した際に再びテストが行えるようにすることを特徴とする半導体集積回路のテスト方式。

IPC (5件)：

G01R 31/28 ,  G06F 11/22 330 ,  H01L 21/66 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G01R 31/28 E ,  G01R 31/28 V ,  H01L 27/04 T