特許

J-GLOBAL ID：200903047512331272

半導体集積回路のレイアウト設計方法

発明者： 佐藤 功一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願2001-104509
公開番号（公開出願番号）：特開2002-297683
出願日： 2001年04月03日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 従来の自動配線修正方法では、修正する配線層を制限し、かつタイミングや配線経路の変更を最小限にした配線修正は困難であり、また、人手で配線修正を行う工数が大きくなり、設計期間や開発コストの増大を招くという問題があった。【解決手段】 修正前のネットリストと修正後のネットリストの差分を取り修正または追加するネットを認識し、修正前のレイアウトで修正するネットが存在する範囲を配線修正領域とし、配線修正領域に存在するネットに対しタイミング差分値と修正または追加されたネットにタイミング制約を与える。配線経路のタイミングを検証しながら、最上層の配線から配線経路を変更し修正ネットまたは追加ネットの配線を行うことで、修正する配線層を制限し、かつタイミングや配線経路の変更を最小限にした配線修正を可能とする。

請求項（抜粋）：

所要のデータの入力を行うデータ入力ステップと、修正前のネットリストと修正後のネットリストの差分を取り修正ネットまたは追加ネットを認識する認識ステップと、修正前のレイアウトでの修正ネットが存在する範囲を配線修正領域とする配線修正領域定義ステップと、前記配線修正領域に存在するネットに対しタイミング差分値を与えるとともに前記修正ネットまたは追加ネットにタイミング制約値を与えるタイミング差分・制約ステップと、タイミングを検証しながら配線経路を変更し前記修正ネットまたは追加ネットの配線を行うタイミング検証・配線ステップと、配線が収束したかどうかを判断する収束判定ステップとを含むことを特徴とする半導体集積回路のレイアウト設計方法。

IPC (3件)：

G06F 17/50 658 ,  G06F 17/50 ,  H01L 21/82

FI (6件)：

G06F 17/50 658 R ,  G06F 17/50 658 E ,  G06F 17/50 658 H ,  G06F 17/50 658 U ,  H01L 21/82 W ,  H01L 21/82 C

Fターム (20件)：

5B046AA08 ,  5B046BA03 ,  5B046CA06 ,  5B046DA05 ,  5B046GA01 ,  5B046HA05 ,  5B046HA09 ,  5B046JA05 ,  5F064EE03 ,  5F064EE08 ,  5F064EE09 ,  5F064EE13 ,  5F064EE14 ,  5F064EE22 ,  5F064EE43 ,  5F064EE47 ,  5F064EE60 ,  5F064HH06 ,  5F064HH10 ,  5F064HH15