特許

J-GLOBAL ID：200903047539824998

半導体メモリおよびその製造方法

発明者： 藤田 研 ,  市川 昌和
出願人/特許権者： 沖電気工業株式会社 ,  株式会社日立製作所
代理人 (1件)： 佐藤 幸男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-225826
公開番号（公開出願番号）：特開平11-054727
出願日： 1997年08月07日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】 占有面積の増大を招くことなく、電極の表面積の増大によって蓄積容量の増加を図り得るキャパシタを備える高集積化および高性能化に適したDRAMのような半導体メモリを提供する。【解決手段】 メモリセル10のキャパシタ(30、60)の蓄積電極(31、61)は、MOSトランジスタ11に接続される導電性基部(34、64)と、該基部の表面を覆い該表面を部分的に露出させる多数の開口(48、72)が形成された酸化膜部(35、65)と、該酸化膜部の開口領域上(49、73)で基部(34、64)の表面から突出して形成された導電性を有する多結晶部(36、66)とを備える。

請求項（抜粋）：

一対の電極および該一対の電極間に配置される誘電体膜からなるキャパシタと、該キャパシタに直列的に接続されたスイッチング素子とを備えるメモリセルを含む半導体メモリであって、前記一対の電極のうちの一方の電極は、前記スイッチング素子に接続される導電性基部と、該基部の表面を覆い該表面を部分的に露出させる多数の開口が形成された酸化膜部と、該酸化膜部の前記開口領域上で前記基部の前記表面から突出して形成された導電性を有する多結晶部とを備え、前記多結晶部の突出表面を覆うべく前記誘電体膜が形成されていることを特徴とする半導体メモリ。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 621 Z ,  H01L 27/04 C ,  H01L 27/10 625 C