特許

J-GLOBAL ID：200903047542785766

昇圧回路

発明者： 河本 信貴
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-074959
公開番号（公開出願番号）：特開平9-266281
出願日： 1996年03月28日
公開日（公表日）： 1997年10月07日
要約：

【要約】【課題】 昇圧効率の向上と低電源電圧化を図れ、さらに開発コストの低減と開発時間の短縮を図れる昇圧回路を実現する。【解決手段】 昇圧回路を構成するMOSキャパシタをトリプルウェル構造を有するnMOSトランジスタTR1 によって構成し、MOSキャパシタのゲート電極10が昇圧回路の昇圧ノードに接続し、MOSキャパシタのソース拡散層20、ドレイン拡散層30およびp型ウェル40がクロック信号CLKまたはその反転信号/CLKの入力端子に接続し、n型ウェル50に電源電圧Vddを印加し、p基板60に基準電圧VSSを印加するので、MOSキャパシタのpn接合電流が流れることがなく、MOSキャパシタの容量Cがゲート/ソース電位Vgsに依存しないため、昇圧回路の低電源電圧化ができ、昇圧回路の効率の改善および開発コストの低減を図れる。

請求項（抜粋）：

クロック信号の入力に応じて昇圧ノードへの電荷の供給を間欠的に行うチャージポンプを有する昇圧回路であって、上記チャージポンプが、第1導電型半導体基板内に第2導電型ウェルが形成され、当該ウェルに二つの第1導電型拡散層が形成され、上記ウェルと上記二つの拡散層が上記クロック信号の入力端子に共通に接続され、かつ、ゲート電極が上記昇圧ノードに接続された金属絶縁膜半導体キャパシタにより構成されている昇圧回路。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G11C 16/06 ,  H02M 3/07

FI (3件)：

H01L 27/04 G ,  H02M 3/07 ,  G11C 17/00 309 D