特許

J-GLOBAL ID：200903047557108337

記憶装置、記憶方法、および記憶装置のアクセス方法

発明者： 近藤 哲二郎 ,  小林 岳史
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-300020
公開番号（公開出願番号）：特開2003-109380
出願日： 2001年09月28日
公開日（公表日）： 2003年04月11日
要約：

【要約】【課題】複数回のアクセスや一時的なメモリを必要とすることなく、面状の領域への同時アクセスを実現することが可能な記憶装置、記憶方法、および記憶装置のアクセス方法を提供する。【解決手段】8×8サイズのデータを含む固定領域が16個存在するデータ群のデータが格納されるメモリブロック群11がそれぞれ独立した行デコーダ1102、1112、1122、1132を備えた第1メモリブロック110、第2メモリブロック111、第3メモリブロック112、および第4メモリブロック113を有し、各メモリブロック110〜113は、固定領域の64個のデータが記憶されるメモリセルMCが接続された4本のワード線WL00〜03,WL10〜13,WL20〜23,WL30〜33をそれぞれ有し、一つの固定領域の64個のデータが同一のワード線に接続されたメモリセルMCに記憶される。

請求項（抜粋）：

複数のデータを含む単位矩形領域に分割し得、かつ、連続的に隣接する所定数の矩形領域を一つの連関するデータブロック領域として複数に区分けし得る行列状に配列されたデータ群の中から所望の領域のデータを記憶する記憶装置であって、少なくとも上記区分けし得るデータブロックに含まれる単位矩形領域の所定数に相当する数の複数のメモリブロックを有し、上記各メモリブロックはそれぞれ、複数のメモリセルが、上記データブロック領域の数に相当する行数および上記単位矩形領域内のデータ数に相当する列数をもって行列状に配列されたメモリアレイ部と、同一行に配列された複数のメモリセルを活性化するための、上記メモリアレイ部の行数に相当する数の複数の行線と、同一列に配列された複数のメモリセルにおける活性化されたメモリセルとデータの授受を行う、上記単位矩形領域内のデータ数に相当する数の複数の列線と、上記複数の行線のうち選択信号に応じた一の行線を活性化する行デコーダとを有する記憶装置。

IPC (5件)：

G11C 11/401 ,  G06F 12/02 580 ,  G11C 11/408 ,  G11C 11/41 ,  G11C 11/413

FI (6件)：

G06F 12/02 580 E ,  G11C 11/34 371 H ,  G11C 11/34 362 H ,  G11C 11/34 301 E ,  G11C 11/34 302 A ,  G11C 11/34 354 B

Fターム (16件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ21 ,  5B015KB44 ,  5B060AC13 ,  5B060GA11 ,  5M024AA49 ,  5M024AA50 ,  5M024AA90 ,  5M024BB07 ,  5M024DD62 ,  5M024DD63 ,  5M024JJ30 ,  5M024KK24 ,  5M024PP01 ,  5M024PP10

引用特許：

審査官引用 (1件)

• 同期式DRAMの制御方法
  公報種別：公開公報   出願番号：特願平11-137052   出願人：富士通株式会社