特許

J-GLOBAL ID：200903047568773898

半導体装置の製造方法

発明者： 宮本 靖史
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-355964
公開番号（公開出願番号）：特開平10-189592
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】ダマシン法による埋め込みCu配線において、層間絶縁膜中へのCuの拡散を防止するためのバリア膜による層間容量の増大を抑制する。【解決手段】層間絶縁膜3に形成した溝DTの内面を被覆するように窒化チタン膜1を形成し、その上にCu膜2を形成した後、化学的機械研磨(CMP)法により溝DT内以外の部分のCu膜2及び窒化チタン膜1を除去する。CMP法により表面が陥没した溝DT内のCu膜2上に窒化チタンタングステン膜4を形成し、レジストエッチバック法により、溝DT内の表面が陥没したCu膜2上にのみ窒化チタンタングステン膜4を残す。

請求項（抜粋）：

半導体基板上に形成した絶縁膜に溝を形成する第1の工程と、前記溝が形成された前記絶縁膜上に、前記溝の内面を被覆するように第1の導電膜を形成する第2の工程と、前記第2の工程後、前記第1の導電膜上に、前記溝内を埋め込むように金属配線を形成する第3の工程と、化学的機械研磨法により、前記溝内以外の前記金属配線及び前記第1の導電膜を除去し、更に、前記溝内の前記金属配線の表層を除去して、前記金属配線近傍の前記絶縁膜の表面に対して前記金属配線の表面を陥没させ、前記金属配線に凹部を形成する第4の工程と、前記第4の工程後、前記凹部を含む前記半導体基板上に第2の導電膜を形成する第5の工程と、前記凹部内以外に形成された前記第2の導電膜を除去する第6の工程と、を備えることを特徴とする半導体装置の製造方法。