半導体装置の製造方法、半導体ウエハおよび半導体装置

発明者：
出願人/特許権者：
代理人 (2件)：高橋敬四郎 , 来山幹雄
公報種別：再公表公報
出願番号（国際出願番号）：JP2004000583
公開番号（公開出願番号）：WO2004-097917
出願日： 2004年01月23日
公開日（公表日）： 2004年11月11日
要約：

歩留まり良く、スクライブ領域をダイシングできる半導体装置の製造方法を提供する。半導体装置の製造方法は、(a)半導体素子を形成した複数のチップ領域と、前記複数のチップ領域を分離し、切断用ダイシング領域を内包するスクライブ領域とを有し、前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が画定された半導体ウエハを準備する工程と、(b)前記半導体ウエハの上方に、層間絶縁膜と配線層とを交互に形成した多層配線構造とダミー配線を配置する工程と、(c)前記多層配線構造を覆って、パッシベーション層を含むカバー層を形成する工程と、(d)前記溝形成領域において、前記複数のチップ領域の各々を取り囲む溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、を含む。

請求項（抜粋）：

(a)半導体素子を形成した複数のチップ領域と、前記複数のチップ領域を分離し、切断用ダイシング領域を内包するスクライブ領域とを有し、前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が画定された半導体ウエハを準備する工程と、 (b)前記半導体ウエハの上方に、層間絶縁膜と配線層とを交互に形成した多層配線構造とダミー配線を配置する工程と、 (c)前記多層配線構造を覆って、パッシベーション層を含むカバー層を形成する工程と、 (d)前記溝形成領域において、前記複数のチップ領域の各々を取り囲む溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、を含む半導体装置の製造方法。

IPC (5件)：

H01L 23/52 , H01L 21/320 , H01L 21/822 , H01L 27/04 , H01L 21/82

FI (3件)：

H01L21/88 S , H01L27/04 D , H01L21/82 W

Fターム (82件)：

5F033HH04 , 5F033HH08 , 5F033HH09 , 5F033HH11 , 5F033HH12 , 5F033HH18 , 5F033HH21 , 5F033HH33 , 5F033JJ08 , 5F033JJ09 , 5F033JJ11 , 5F033JJ12 , 5F033JJ19 , 5F033JJ21 , 5F033JJ33 , 5F033KK01 , 5F033KK08 , 5F033KK09 , 5F033KK11 , 5F033KK12 , 5F033KK21 , 5F033MM01 , 5F033MM02 , 5F033MM07 , 5F033MM08 , 5F033PP06 , 5F033PP15 , 5F033PP27 , 5F033PP33 , 5F033QQ00 , 5F033QQ04 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ14 , 5F033QQ25 , 5F033QQ28 , 5F033QQ31 , 5F033QQ35 , 5F033QQ48 , 5F033QQ73 , 5F033QQ76 , 5F033QQ94 , 5F033RR01 , 5F033RR04 , 5F033RR06 , 5F033RR21 , 5F033SS15 , 5F033SS22 , 5F033SS25 , 5F033SS27 , 5F033TT02 , 5F033VV00 , 5F033VV01 , 5F033VV07 , 5F033WW01 , 5F033XX01 , 5F033XX17 , 5F033XX18 , 5F033XX19 , 5F033XX28 , 5F038CA10 , 5F038CA13 , 5F038CA18 , 5F038CD10 , 5F038CD18 , 5F038EZ11 , 5F038EZ15 , 5F038EZ19 , 5F038EZ20 , 5F064DD41 , 5F064DD42 , 5F064DD48 , 5F064EE23 , 5F064EE27 , 5F064EE32 , 5F064EE33 , 5F064EE34 , 5F064EE51 , 5F064GG03 , 5F064GG10

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