特許
J-GLOBAL ID：200903047601858713
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-260286
公開番号（公開出願番号）：特開2009-094571
出願日： 2007年10月03日
公開日（公表日）： 2009年04月30日
要約：
【課題】 カスコード接続されたトランジスタを有する増幅器や定電流発生回路の電源電圧マージンを大きくする。【解決手段】 カスコード型カレントミラー回路50には、Nch MOSトランジスタNMT11、NMT12、NMT21、NMT22、NMT31、NMT32、NMT41、NMT42、NMT51、及びNMT52が設けられる。Nch MOSトランジスタNMT12のドレインは、Nch MOSトランジスタNMT11、NMT12、NMT21、NMT22、NMT31、NMT32、NMT41、NMT42、NMT51、及びNMT52のゲートに接続される。低電位側電源(接地電位)Vss側に設けられるNch MOSトランジスタNMT11、NMT21、NMT31、NMT41、及びNMT51の閾値電圧はNch MOSトランジスタNMT12、NMT22、NMT32、NMT42、及びNMT51の閾値電圧よりも大きく設定される。【選択図】 図1
請求項（抜粋）：
ドレインが高電位側電源側に接続される第1のNch絶縁ゲート型電界効果トランジスタと、
ドレインが前記第1のNch絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源側に接続される第2のNch絶縁ゲート型電界効果トランジスタと、
ドレインが前記高電位側電源側に接続される第3のNch絶縁ゲート型電界効果トランジスタと、
ドレインが前記第3のNch絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源側に接続される第4のNch絶縁ゲート型電界効果トランジスタと、
を具備し、前記第2及び第4のNch絶縁ゲート型電界効果トランジスタの閾値電圧が前記第1及び第3のNch絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、前記第1乃至4のNch絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第1乃至4のNch絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列されることを特徴とする半導体集積回路。
IPC (3件)：
H03F 3/343
, H03F 1/22
, G05F 3/26
H03F3/343 A
, H03F1/22
, G05F3/26
5H420NA17
, 5H420NB03
, 5H420NB12
, 5H420NB20
, 5H420NB25
, 5H420NB36
, 5H420NC02
, 5J500AA01
, 5J500AA13
, 5J500AA43
, 5J500AC00
, 5J500AF00
, 5J500AH10
, 5J500AH25
, 5J500AK02
, 5J500AK05
, 5J500AK09
, 5J500AK47
, 5J500AM04
, 5J500AM17
, 5J500AM21
, 5J500AQ03
