特許

J-GLOBAL ID：200903047608320697

半導体集積回路とその製造方法

発明者： 金子 智
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-017378
公開番号（公開出願番号）：特開平7-226509
出願日： 1994年02月14日
公開日（公表日）： 1995年08月22日
要約：

【要約】【目的】 ソース・ドレインのN-型層とLOCOS酸化膜とが接触しないようにすることにより、入出力トランジスタの静電破壊耐量を増大する。【構成】 半導体基板1表面のLOCOS酸化膜2で囲まれた領域にゲート電極4を形成し、ゲート電極材料によってLOCOS酸化膜2と半導体領域との境界付近(バ-ズビ-ク付近)にマスク部(8)を形成する。マスク部(8)によりN-型層6がLOCOS酸化膜2に達しないようにする。

請求項（抜粋）：

LOCOS絶縁膜に囲まれた半導体領域と、該半導体領域を横断するようにして前記LOCOS絶縁膜の上まで延在するゲート電極と、前記ゲート電極の両脇の半導体領域表面に形成した高濃度層と低濃度層とで形成するソース・ドレイン領域とを具備する半導体集積回路において、前記LOCOS絶縁膜と前記半導体領域との境界付近を前記ゲ-ト電極材料で被覆し、前記ソース・ドレイン領域の低濃度層を前記LOCOS絶縁膜に達しないようにしたことを特徴とする半導体集積回路。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/316

FI (5件)：

H01L 29/78 301 L ,  H01L 21/265 W ,  H01L 21/94 A ,  H01L 29/78 301 K ,  H01L 29/78 301 S

引用特許：

審査官引用 (3件)

• PMOSトランジスタ
  公報種別：公開公報   出願番号：特願平4-190185   出願人：カシオ計算機株式会社
• 特開平3-272147
  
• 特開昭62-229880