IC試験装置の論理比較装置

発明者：
出願人/特許権者：
代理人 (1件)：草野卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-001902
公開番号（公開出願番号）：特開平5-180900
出願日： 1992年01月09日
公開日（公表日）： 1993年07月23日
要約：

【要約】 (修正有)【目的】クロックオープンでもインターリーブ方式で正しく動作させる。【構成】期待値データおよびシステムクロックがインターリーブ回路11へ供給されて、2倍の周期の2列の長周期期待値データC,Dに分配されるが、システムクロックはオープン信号によりゲート41で除去される。同様にゲート23でオープン信号により除去されたストローブにより比較データはインターリーブ回路19において、2倍周期の2列の長周期比較データG,Hに分配される。データC,DとデータG,Hとがそれぞれ論理比較回路31,32で論理比較され、その各論理比較結果によりフリップフロップ33,34がセットされる。オープン信号は遅延回路42で次のシステムクロックまで遅延され、その遅延オープン信号によりゲート43で阻止されたシステムクロックが制御信号発生回路44へ供給される。

請求項（抜粋）：

第1インターリーブ回路で、期待値データを、これと同期したシステムクロックによりそのN倍(Nは2以上の整数)の周期で、順次システムクロック周期ずつ位相がずれたN列の長周期期待値データに分離し、第2インターリーブ回路で、比較データをストローブによりそのN倍の周期で、順次そのストローブ周期ずつ位相がずれたN列の長周期比較データに分離し、これらN列の長周期期待値データと、N列の長周期比較データとの対応するものをそれぞれN個の論理比較回路で論理比較し、これらN個の論理比較回路の出力でそれぞれN個のフリップフロップをセットし、上記システムクロックをN倍の周期で順次1周期ずつ位相がずれたN列のクロックとし、これらN列のクロックで上記N個のフリップフロップをそれぞれリセットし、これらN個のフリップフロップの出力をN個のゲートで、上記システムクロックと同期し、その1周期のN倍の周期で、1周期の幅をもち、1周期ずつ順次位相がずれたゲート信号により取り出し、これらN個のゲートの出力を合成する論理比較装置において、上記ストローブを抜き取るオープン信号で上記第1インターリーブ回路に入力する上記システムクロックを阻止する第1阻止ゲートと、上記オープン信号を、上記システムクロックと同期して、その(N-1)個のクロック分だけ遅延させる遅延回路と、上記システムクロックが供給され、上記遅延回路の出力で阻止する第2阻止ゲートと、その第2阻止ゲートの出力が供給され、その出力を順次クロックごとに位相がずらされ、N倍の周期のN列の長周期の上記リセットクロックおよびそのリセットクロックと同期し、上記クロック周期の幅の上記ゲート信号を出力する制御信号発生回路と、を設けたことを特徴とするIC試験装置の論理比較装置。

引用特許：

審査官引用 (3件)

特公平3-048108
特開昭60-044472
特公昭40-020083

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