メモリ制御回路

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-267869
公開番号（公開出願番号）：特開平11-085625
出願日： 1997年09月12日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】CPUやメモリコントローラが故障した場合に、外部コネクタに外付けのメモリ制御回路を接続することでメモリ内容をダンプすることが可能なメモリ制御回路の提供。【解決手段】メモリコントローラ2からの制御信号、アドレス信号、データ信号をFETスイッチ1を介してメモリ3と接続し、FETスイッチ1の制御と制御信号、アドレス信号、データ信号の接続を行う外部コネクタ5、8を用意する。外部コネクタからFETスイッチを制御することにより、本来のメモリコントローラとメモリを切り離し、外部からメモリの制御を行うことができる。

請求項（抜粋）：

メモリコントローラからのアドレス信号、データ信号、及び制御信号をスイッチを介してメモリに接続し、前記スイッチを外部からの制御信号によりオフすることで、前記メモリコントローラからの前記アドレス信号、データ信号、及び制御信号を前記メモリから切り離し、その状態で、前記メモリは、前記メモリコントローラとの信号の授受に替えて、外部とアドレス信号、データ信号、及び制御信号の授受を行う、ように構成されてなる、ことを特徴とするメモリ制御回路。

引用特許：

審査官引用 (3件)

特開昭60-178548
特開昭61-072352
特開昭53-105947

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