特許
J-GLOBAL ID：200903047685058644
メモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平6-280119
公開番号（公開出願番号）：特開平8-147979
出願日： 1994年11月15日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】 E-FETのゲートに負の電圧を加えることによってリーク電流を抑え、低消費電力化を可能としたメモリセルを提供する。【構成】 電源端子Vddとノードa,bとの間に接続された負荷抵抗R11,R12と、ノードa,bとGND端子との間に接続されたE-FETQ11,Q12と、ワード線WLの電位に応じてビット線BLa,BLbとノードa,bとの間を開閉するE-FETQ13,Q14とを備えたメモリセルにおいて、ノードb,aの電位をレベルシフトしてE-FETQ11,Q12のゲートに印加するレベルシフト回路11,12を設け、E-FETQ11,Q12のゲート電位、特に“L”レベルの電位を0V以下に下げることにより、E-FETQ11,Q12の電流制御範囲を広げる構成とする。なお、上記のFETはすべてMES-FETである。
請求項（抜粋）：
第1の電源端子と第1の出力端子との間に接続された第1の負荷素子と、第1の電源端子と第2の出力端子との間に接続された第2の負荷素子と、ワード線の電位に応じて第1のビット線と前記第1の出力端子との間を開閉する第1のゲート回路と、ワード線の電位に応じて第2のビット線と前記第2の出力端子との間を開閉する第2のゲート回路と、前記第1の出力端子の電圧をレベルシフトして第1の制御信号を出力する第1のレベルシフト回路と、前記第2の出力端子の電圧をレベルシフトして第2の制御信号を出力する第2のレベルシフト回路と、前記第2の制御信号に応じて前記第1の出力端子と第2の電源端子との間を開閉する第1のスイッチング素子と、前記第1の制御信号に応じて前記第2の出力端子と第2の電源端子との間を開閉する第2のスイッチング素子とを備えたことを特徴とするメモリセル。
IPC (2件)：
FI (2件)：
G11C 11/40 301
, G11C 11/40 Z
