特許
J-GLOBAL ID：200903047689666789
演算処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-206917
公開番号（公開出願番号）：特開平6-051982
出願日： 1992年08月04日
公開日（公表日）： 1994年02月25日
要約：
【要約】【目的】 本発明は、キャッシュメモリを備えた演算処理装置に関し、キャッシュミス発生時に動作を停止する演算処理装置の有効利用を図って、キャッシュミスを低減させる。【構成】 データキャッシュメモリを備えた演算処理装置で、データキャッシュミス発生時に、別の命令列 (ハンドラーコード) を実行する制御手段と、該ハンドラーコードの実行時に使用するシャドウレジスタファイルと、該演算処理装置内のプログラムカウンタ(PC), キャッシュミスの生起したメモリアクセスのアドレスレジスタ(MAR),アドレス生成に使用されたベースレジスタ番号を知る命令,データのプリフェッチを起動する命令, 及び、中断したプログラムへ戻る命令を備え、上記キャッシュミスを起こしたメモリアクセスに使用したレジスタ番号,実効アドレス, 前回と前前回のアクセスアドレスの差分を上記シャドウレジスタファイルに記憶し、その情報を利用して、次のデータアクセスのアドレスを予測してプリフェッチを行う。
請求項（抜粋）：
データキャッシュメモリ(10,11) を備えた演算処理装置で、データキャッシュミス発生時に、別の命令列 (ハンドラコード) を実行する制御手段(7,22,23) と、該別の命令列 (ハンドラコード) の実行時に使用するシャドウレジスタファイル(5a)と、該演算処理装置内の特定のレジスタの内容を読み取る命令と、該シャドウレジスタファイル(5a)に記憶されている内容を読み取る命令とを備え、 該キャッシュミス発生時に、上記特定の命令を含む別の命令列 (ハンドラコード)を実行することを特徴とする演算処理装置。
IPC (2件)：
G06F 9/38 310
, G06F 12/08
