特許

J-GLOBAL ID：200903047714871023

パワー半導体装置

発明者： 山口 仁 ,  氷見 啓明 ,  藤野 誠二
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-302678
公開番号（公開出願番号）：特開平6-151740
出願日： 1992年11月12日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】この発明は、同一半導体チップ上に複数のV-DMOSトランジスタによるパワートランジスタを形成した場合、各トランジスタの相互干渉を確実に抑制できるようにしたパワー半導体装置を提供することを目的とする。【構成】N+ の第1の基板12とN- の第2の基板13によって半導体基板11を構成し、第2の基板13の主表面に対応して第1および第2のV-DMOSトランジスタ100 、200 が形成され、その境界線に沿って2つのトレンチ分離酸化膜151 、152 が設けられ、さらにその間にP拡散層16が設けられる。ここで、トレンチ酸化膜151 、152 は第1の基板12に達する深さに形成され、P拡散層16は接地に接続されているもので、寄生PNPトランジスタのオン状態で一方のV-DMOSトランジスタのソースから流れ出る電流がP拡散層16で吸収されるようにしている。

請求項（抜粋）：

共通ドレインとして使用されるようになる高濃度の第1の基板、およびこの第1の基板に接合された低濃度の第2の基板によって構成された半導体基板と、この半導体基板の前記第2の基板の主表面に領域を分割して形成された複数のパワートランジスタと、この複数のパワートランジスタそれぞれの領域を分割するようにその境界線に対応して前記第2の基板に埋設形成された少なくとも1つの拡散層と、この拡散層に対応して前記第2の基板に前記第1の基板に至るまでの深さで形成された溝に埋設設定されたトレンチ分離酸化膜とを具備し、前記拡散層には前記複数のパワートランジスタに対して最低電位に設定されるようにしたことを特徴とするパワー半導体装置。

引用特許：

審査官引用 (3件)

• 特開昭60-132343
  
• 特開昭63-299265
  
• 特開平3-053561