特許
J-GLOBAL ID：200903047720279128
半導体装置
発明者：
,
,
,
,
,
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2001-074188
公開番号（公開出願番号）：特開2002-280555
出願日： 2001年03月15日
公開日（公表日）： 2002年09月27日
要約：
【要約】【課題】オン抵抗と耐圧とのトレードオフ関係を大幅に改善する超接合半導体素子において、オフ時の漏れ電流を低減すると共に、安定な耐圧を実現する周縁部構造を提供する。【解決手段】縦形MOSFETにおいて、第1の並列pn構造の縦形ドリフト部1の周りで表面とドレイン層11との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部(素子外周部)2が、縦形n型領域2aと縦形p型領域2bとを交互に繰り返して接合してなる第2の並列pn構造を備えている。更に、この第2の平列pn構造の外周にn型領域4とp形領域5を設けてオフ時の漏れ電流を低減する。
請求項（抜粋）：
基板の第1主面側に形成された活性部と、基板の第2主面側に形成された第1導電型の低抵抗層と、前記活性部と前記抵抗層との間に介在する縦形ドリフト部とを有し、該縦形ドリフト部が前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合してなる第1の並列p n構造とを備える半導体装置において、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在する耐圧構造部が、前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合してなる第2の並列p n構造と、該第2の並列p n構造の外周に配置した第1導電型領域と、第1導電型領域の外周に配置した第2導電型領域とを有することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 652
, H01L 29/78
H01L 29/78 652 P
, H01L 29/78 652 C
, H01L 29/78 652 G
, H01L 29/78 652 H
, H01L 29/78 652 S
