特許

J-GLOBAL ID：200903047754886376

プロセッサ搭載装置および遅延リセット信号生成方法

発明者： 西 博之
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 鷲田 公一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-093309
公開番号（公開出願番号）：特開2002-287856
出願日： 2001年03月28日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】 ハードウェア的に不揮発性メモリユニットを保護しリセット後の再起動を確実にすること。【解決手段】 割込信号・リセット信号生成部106に自己リセット要求信号109及び外部装置からリセット要因信号110が入力されると、両リセット要求信号に基づいて割込信号・リセット信号入力部105の電気的仕様を満足する割込信号107が出力される。この割込信号107がバックプレーン104に割込信号・リセット信号入力部105に入力されることにより、リセット要求の発生をプロセッサユニット101に割り込み通知する。割込信号107の出力後、割込信号・リセット信号生成部106によって生成されたリセット信号108がバックプレーン104に出力され、プロセッサユニット101をリセットする。

請求項（抜粋）：

バスマスターとなるプロセッサユニット、前記プロセッサユニットの外部記憶装置となる不揮発性メモリ装置ユニット、および前記プロセッサユニットの入出力パラレルポートユニットをバックプレーンに実装したバスシステムを搭載するプロセッサ搭載装置であって、自プロセッサ搭載装置から出力されるリセット要求信号や外部装置から入力されるリセット要求信号の電気的レベルの相違を吸収し、かつ前記リセット要求信号が入力される毎にリセットを予告する割り込み信号を生成して前記バックプレーンに対し出力するとともに前記割り込み信号が出力されてから所定の時間経過後に遅延リセット信号を生成して前記バックプレーンに対し出力する割り込み信号・遅延リセット信号生成回路を備えたことを特徴とするプロセッサ搭載装置。

IPC (2件)：

G06F 1/24 ,  G06F 12/16 310

FI (3件)：

G06F 12/16 310 A ,  G06F 1/00 350 B ,  G06F 1/00 351

Fターム (11件)：

5B018GA04 ,  5B018HA40 ,  5B018MA12 ,  5B018MA22 ,  5B018NA06 ,  5B018QA20 ,  5B054AA06 ,  5B054AA11 ,  5B054CC01 ,  5B054DD25 ,  5B054DD30