位相同期回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-226837
公開番号（公開出願番号）：特開平10-070460
出願日： 1996年08月28日
公開日（公表日）： 1998年03月10日
要約：

【要約】【課題】位相同期回路において入力クロック定常時のジッタ、ワンダを低減する。【解決手段】入力クロック定常時には、位相比較回路2の出力cを選択回路6で選択し、ループフィルタを通過した後電圧制御発振器8を制御する。同時に前記位相比較回路2の出力cを量子化回路3で量子化し、ディジタル値dを位相情報保持回路4で保持する。入力クロック断時には、断直前と基準信号kに従った一定時間前のディジタル値を位相情報保持回路4から交互に出力し、このディジタル値を再生回路5にて位相比較結果の波形と同様に変換した出力fを選択回路6で選択し電圧制御発振器8を制御する。

請求項（抜粋）：

PLL(位相同期ループ)を用い入力クロックの変動に対し安定な出力クロックを得る位相同期回路において、入力クロックの定常時には位相比較回路の出力信号で電圧制御発振器を制御し、入力クロック断時には位相比較回路の出力を量子化してディジタル値として保持していた信号を元の位相比較回路の出力信号に再生した出力信号に切り換えて電圧制御発振器を制御することを特徴とする位相同期回路。

引用特許：

審査官引用 (4件)

特開平4-306918
PLL回路
公報種別：公開公報出願番号：特願平6-061742 出願人：日本電気株式会社, 宮城日本電気株式会社
特開平2-100518

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