特許

J-GLOBAL ID：200903047804716558

集積回路の構成を決定するための方法および装置

発明者： モーリス ジルベール ル ヴァン スー
出願人/特許権者： エスジェーエス-トムソン ミクロエレクトロニクス ソシエテ アノニム
代理人 (1件)： 越場 隆
公報種別：公開公報
出願番号（国際出願番号）：特願平6-115899
公開番号（公開出願番号）：特開平6-332981
出願日： 1994年05月02日
公開日（公表日）： 1994年12月02日
要約：

【要約】【目的】 集積回路の構成を決定するための方法および装置。【構成】 集積回路の設計を補助するために、それら集積回路の機能を、特にトランスピュータを備えた並列処理構造マシン内でシュミレートする。この並列処理構造マシンのリソースの割当をモニターし、製造しようとするASIC回路の動作特性を査定する。

請求項（抜粋）：

算術論理演算ユニットと、不揮発性プログラムメモリと、1つ以上の作業レジスタとを備えたASIC型の集積回路の構成を決定する方法において、決定されるべき集積回路が行うべきタスクのリストを準備し、所与の環境における所与のアプリケーションについて、ASIC型集積回路に対してアップラインまたはその外部にあると回路より与えられるデジタル信号を受信し、受信した信号を処理して、その処理済の信号を、ASIC型集積回路に対してダウンラインまたはその外部にある回路に送るというタスクを行い、コンピュータプログラムにおいて上記タスクを互いに系統化するという段階を有し、更に、上記タスクを、所与の数のマイクロプロセッサ回路に接続されてそれらマイクロプロセッサ回路にタスクを実行させるスケジュラー回路を備えたトランスピュータを基本としたマシンと呼ばれる並列処理構造マシン内でシュミレートされ、上記スケジュラー回路が、いわゆるアップライン回路より、タスクの実施を求めるリクエストを受信し、このスケジュラー回路が、各タスクの実行のために、それを行うのに最も適したマイクロプロセッサ回路を1つ選択して、そマイクロプロセッサにこのタスクをさせ、さらに処理済のデータをいわゆるダウンライン回路へと送信し、スケジュラー回路によって分配されたタスクの実行のシーケンスと継続時間を監視、記録して、このシーケンスおよび継続時間を調べ、特に処理リソースに衝突が生じるおそれがある場合には、このタスクの実行の時点を調べ、作製しようとするASIC型集積回路の性質を決定する、ことを特徴とする方法。