特許
J-GLOBAL ID：200903047816477435
連想記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
川口 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-098309
公開番号（公開出願番号）：特開平5-298893
出願日： 1992年04月17日
公開日（公表日）： 1993年11月12日
要約：
【要約】 (修正有)【目的】 判定回数を減らし、高速に照合データを出力する。【構成】 複数のデータが記憶媒体101に蓄積されており、このデータの中から探索キーワードに照合するデータを照合部104にてシリアルに探索する。探索結果は対応するビットに書込まれる。各ビットからの出力は1層目の複数のN入力1出力ORゲート106に入力される。ゲート106の出力は夫々1層目の高速照合用レジスタの各ビットに入力される。1層目の各ビットからの出力は2層目のORゲートに入力される。2層目のORゲートの出力は2層目のレジスタの各ビットに入力される。以下、順次、ORゲートと高速照合用レジスタに入力される。アドレス参照回路110は制御回路111の制御のもと最終層のレジスタのビット判定から初めて、順次、その前の層のビット判定に遡る。この際、第k層でビット値が1との判定に対応する第k-1層のビットのみがビット判定される。
請求項（抜粋）：
複数のデータを蓄積する記憶媒体と、該記憶媒体に蓄積されたデータの中から探索キーワードに照合するデータをシリアルに探索するための照合手段と、該照合手段に接続し照合するデータに対応するビットに照合フラグが書込まれる照合フラグレジスタと、該照合フラグレジスタの各ビットからの出力が並列に入力される照合フラグを判定するための照合判定手段とを具備し、前記照合判定手段が複数並列にかつ階層状に配列された多入力論理和手段及び該論理和手段の出力を判定する判定手段を有していることを特徴とする連想記憶装置。
IPC (2件)：
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