特許

J-GLOBAL ID：200903047822397249

論理回路テスト回路

発明者： 浅野 誠治
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-299670
公開番号（公開出願番号）：特開平6-148293
出願日： 1992年11月10日
公開日（公表日）： 1994年05月27日
要約：

【要約】【目的】 特殊なテスト装置などを用いることなく、被試験回路の論理回路の最大動作周波数(遅延時間)及び最大遅延経路をより容易に特定する。【構成】 テスト時の被試験回路20への入力信号Y1〜Yi を、フリップフロップ11にて記憶する。これは、スタートクロック信号CKSに同期して、スタートゲート回路13にて前記被試験回路20へと入力される。この後、前記被試験回路20からの出力信号W1〜Wj は、エンドクロック信号CKEに同期して出力側フリップフロップ12に記憶される。前記スタートクロック信号CKS及び前記エンドクロック信号CKEは、クロック制御回路15にて発生される。前記スタートクロック信号CKSから前記エンドクロック信号CKEまでの時間に基づいて、前記被試験回路20の遅延時間などを特定することができる。

請求項（抜粋）：

テスト入力信号TIを記憶保持する入力側フリップフロップと、該入力側フリップフロップにて記憶保持されているものを、スタートクロック信号CKSに同期して、被試験回路へと入力するスタートゲート回路と、該スタートクロック信号CKSに同期した入力後、前記被試験回路からのテスト出力信号TOを、エンドクロック信号CKEに同期して記憶保持する出力側フリップフロップと、前記スタートクロック信号CKSを出力してから所定テスト設定時間後、前記エンドクロック信号CKEを出力するクロック制御回路とを備えたことを特徴とする論理回路テスト回路。

IPC (2件)：

G01R 31/28 ,  G06F 11/26 310

FI (2件)：

G01R 31/28 V ,  G01R 31/28 G