特許
J-GLOBAL ID：200903047836229624
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-292855
公開番号（公開出願番号）：特開平10-144915
出願日： 1996年11月05日
公開日（公表日）： 1998年05月29日
要約：
【要約】 (修正有)【課題】 シリサイド膜を電極材料として用いる半導体回路の製造において、ゲート電極部を電気的短絡から保護する絶縁膜の形成を、大幅な工程増加や高精度の位置合わせを必要とせずに行うことにより、セルフアラインコンタクト形成とサリサイド形成の両立した半導体装置の製造方法を提供する。【解決手段】 半導体基板10上に第1の絶縁膜12とシリコン膜と第2の絶縁膜19の積層体からなるゲート電極13及びこのゲート電極を囲むサイドウォール16を形成後、ゲート電極12の第2の絶縁膜を除去してシリコン膜を露出させ、ここにシリサイド層19を形成する工程と、形成したシリサイド層上にキャップ絶縁膜を形成する工程とにより半導体装置を製造する。
請求項（抜粋）：
半導体基板上に第1の絶縁膜及びシリコン膜と第2の絶縁膜を順次形成する工程と、前記第2の絶縁膜と前記シリコン膜を順次選択的に除去して、前記シリコン膜と前記第2の絶縁膜の積層体からなるゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層中にソース・ドレイン拡散層を形成する工程と、前記ゲート電極を含む前記半導体基板上に第3の絶縁膜を堆積する工程と、前記第3の絶縁膜を異方性エッチングして前記第3の絶縁膜からなるサイドウォールを形成する工程と、前記ゲート電極の前記シリコン膜上の前記第2の絶縁膜を除去して前記シリコン膜を露出させる工程と、前記ゲート電極及び前記ソース・ドレイン拡散層を含む前記半導体基板上に、金属膜を堆積する工程と、前記金属膜を含む前記半導体基板を熱処理して前記シリコン膜及び前記ソース・ドレイン拡散層と前記金属膜とを反応させて、シリサイド層を形成する工程と、前記金属膜のシリサイド化していない部分を選択的に除去する工程と、前記シリサイド層を含む前記半導体基板上に第4の絶縁膜を堆積した後、前記第4の絶縁膜をエッチングして前記ゲート電極上のシリサイド層上にキャップ膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/78
, H01L 21/28 301
, H01L 29/43
, H01L 21/336
H01L 29/78 301 G
, H01L 21/28 301 D
, H01L 29/62 G
, H01L 29/78 301 P
