液晶表示駆動回路

発明者：
出願人/特許権者：
代理人 (1件)：荒船博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-057887
公開番号（公開出願番号）：特開平9-244594
出願日： 1996年03月14日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】階調表示を行う液晶表示駆動回路において、記憶装置の記憶容量の低減とCPUの記憶装置へのデータのアクセス回数の削減の可能な液晶表示駆動回路を提供することをその目的とする。【解決手段】液晶表示駆動回路において、図示しない信号源から例えば3ビット(8階調)の表示データが供給されると、CPU2は、この3ビットの表示データをメモリ3に記憶し、次いで、この3ビットの表示データの下位ビット、中位ビット、及び上位ビットのデータをフレームメモリ4の第1フレームメモリ、第2フレームメモリ、及び第3フレームメモリに夫々記憶する。そして、液晶表示パネル13には、表示データの中位ビットが表示される第2フレームは、下位ビットが表示される第1フレームの2倍の長さで表示される一方、前記表示データの上位ビットが表示される第3フレームは、第1フレームの4倍の長さで表示される。

請求項（抜粋）：

表示データとして1画素の階調データをnビットの2進数で記憶するメモリと、前記nビットの表示データを各ビット毎に、画素に対応させて夫々記憶するn個のフレームメモリと、前記表示データの最下位ビットに対応するフレームの表示タイミングに対して、前記表示データの第mビットが表示されるフレームについては、2の(m-1)乗の長さの表示タイミングを与える制御手段と、を備えたことを特徴とする液晶表示駆動回路。

IPC (2件)：

G09G 3/36 , G02F 1/133 505

FI (2件)：

G09G 3/36 , G02F 1/133 505

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