特許

J-GLOBAL ID：200903047891085038

マトリクス型表示装置の映像信号処理回路

発明者： 増地 重博
出願人/特許権者： 日本ビクター株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-320283
公開番号（公開出願番号）：特開2000-188702
出願日： 1998年11月11日
公開日（公表日）： 2000年07月04日
要約：

【要約】【課題】 階調特性を滑らかにして階調の連続性を向上させることができ、疑似輪郭状の画質妨害を大幅に低減することができるマトリクス型表示装置の映像信号処理回路を提供する。【解決手段】 ディザマトリクス係数発生器11は、複数のディザ係数パターンを発生する。セレクタ12はその1つを選択する。加算器13は、映像信号にディザ係数パターンを加算する。ディザ係数パターンとして、正のディザ係数と負のディザ係数との双方を含み、ディザ係数の総和が0となるようにする。

請求項（抜粋）：

複数個のディザ係数をマトリクス状にした複数のディザ係数パターンを発生するディザマトリクス係数発生器と、このディザマトリクス係数発生器が発生する複数のディザ係数パターンの1つを選択するセレクタと、入力された映像信号に前記セレクタによって選択されたディザ係数パターンを加算する加算器とを備えたマトリクス型表示装置の映像信号処理回路において、前記ディザ係数パターンは、正のディザ係数と負のディザ係数との双方を含み、前記ディザ係数の総和が0となるようにしたことを特徴とするマトリクス型表示装置の映像信号処理回路。

IPC (7件)：

H04N 5/202 ,  G09G 3/20 641 ,  G09G 3/22 ,  G09G 3/28 ,  G09G 3/30 ,  G09G 3/34 ,  H04N 9/69

FI (7件)：

H04N 5/202 ,  G09G 3/20 641 R ,  G09G 3/22 D ,  G09G 3/28 K ,  G09G 3/30 K ,  G09G 3/34 D ,  H04N 9/69

Fターム (42件)：

5C021PA12 ,  5C021PA62 ,  5C021PA66 ,  5C021PA78 ,  5C021RA02 ,  5C021RB03 ,  5C021XA34 ,  5C021XA35 ,  5C021XB06 ,  5C021YC07 ,  5C021ZA02 ,  5C066AA03 ,  5C066BA20 ,  5C066CA08 ,  5C066CA17 ,  5C066DD06 ,  5C066EA00 ,  5C066EC02 ,  5C066EC05 ,  5C066EF02 ,  5C066GA04 ,  5C066GB01 ,  5C066HA06 ,  5C066KA08 ,  5C066KD06 ,  5C066KE02 ,  5C066KE04 ,  5C066KE07 ,  5C066KE16 ,  5C066KG01 ,  5C066KM13 ,  5C066KM15 ,  5C066KP05 ,  5C066LA02 ,  5C080AA05 ,  5C080BB05 ,  5C080DD02 ,  5C080EE29 ,  5C080FF12 ,  5C080GG09 ,  5C080JJ01 ,  5C080JJ02

引用特許：

審査官引用 (1件)

• 特開平3-034770