特許

J-GLOBAL ID：200903047944671333

不揮発性半導体記憶装置の製造方法

発明者： 高橋 桂太
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-261572
公開番号（公開出願番号）：特開平11-103032
出願日： 1997年09月26日
公開日（公表日）： 1999年04月13日
要約：

【要約】【課題】 フローティングゲート構造を有する不揮発性半導体記憶装置において、簡便な製造方法を提供する。【解決手段】 半導体基板1の全面に成長させた第1層導電膜12を選択的に除去して半導体基板1の一部の領域上にメモリセルの浮遊ゲート電極を形成するときに、半導体基板1の残りの領域上の第1層導電膜12を全て残し、この状態で第1層導電膜12をマスクとして不純物注入を行うことにより半導体基板1の一部の領域にメモリセル部ソース・ドレイン15を形成するので、メモリセル部ソース・ドレイン15の形成のために、メモリセル部ソース・ドレイン領域マスク14を使用する必要が無くなり、簡便な不揮発性半導体記憶装置の製造方法が得られる。

請求項（抜粋）：

浮遊ゲート電極と制御ゲート電極の二層ゲート電極構造のメモリセルおよびメモリ周辺素子を有する不揮発性半導体記憶装置を製造する不揮発性半導体記憶装置の製造方法であって、半導体基板上に素子分離領域を形成する工程と、前記半導体基板を前記素子分離領域で分離した後に前記メモリセルのゲート絶縁膜を形成する工程と、前記メモリセルのゲート絶縁膜を形成した後に前記半導体基板上に第1層導電膜を成長させる工程と、前記第1層導電膜の成長後に前記半導体基板の一部の領域上の前記第1層導電膜を部分的に残して前記メモリセルの浮遊ゲート電極を形成するとともに前記メモリ周辺素子が形成される前記半導体基板の残りの領域上に前記第1層導電膜を残す形状を有する第1層導電膜第1加工マスクを形成する工程と、前記第1層導電膜第1加工マスクを用いて、前記第1層導電膜を選択的に除去することにより、前記半導体基板の残りの領域上に前記第1層導電膜を残した状態で前記半導体基板の一部の領域上に前記メモリセルの浮遊ゲート電極を形成する工程と、前記メモリセルの浮遊ゲート電極の形成後に前記半導体基板の一部の領域上の前記メモリセルの浮遊ゲート電極を残し、かつ前記半導体基板の残りの領域上の前記第1層導電膜を除去する形状を有する第1層導電膜第2加工マスクを形成する工程と、前記第1層導電膜第2加工マスクを用いて前記第1層導電膜を選択的に除去する工程と、前記第1層導電膜を選択的に除去した後に前記半導体基板の一部の領域上に電極間層間絶縁膜を形成する工程と、前記第1層導電膜を選択的に除去した後に前記半導体基板の残りの領域上に前記メモリ周辺素子のゲート絶縁膜を形成する工程と、前記電極間層間絶縁膜および前記メモリ周辺素子のゲート絶縁膜を形成した後に前記半導体基板上に前記メモリセルの制御ゲート電極となるとともに前記メモリ周辺素子のゲート電極となる第2層導電膜を成長させる工程とを含む不揮発性半導体記憶装置の製造方法。

IPC (5件)：

H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371