特許
J-GLOBAL ID：200903047945790271
出力回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-281568
公開番号（公開出願番号）：特開平6-132740
出願日： 1992年10月20日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 交流信号の無入力時の消費電流を増加することなく、大出力電流を取り出す。【構成】 出力回路10は、PチャネルMOSFET1、NチャネルMOSFET2、PチャネルMOSFET1とカレントミラー回路を構成するPチャネルMOSFET3、NチャネルMOSFET2とカレントミラー回路を構成するNチャネルMOSFET4と、ノードA及びB間に接続される抵抗5から構成される。PチャネルMOSFET1,3の電流路の一端には電源端子11からの電源電圧VDDが供給されており、NチャネルMOSFET2,4の電流路の他端は接地されている。PチャネルMOSFET1の電流路の他端とNチャネルMOSFET2の電流路の一端の接続点(ノード25)は出力端子12に接続されている。抵抗5はPチャネルMOSFET3とNチャネルMOSFET4間に接続されている。
請求項（抜粋）：
電流路の一端が電源端子に接続され、電流路の他端が出力端子に接続され、ゲート電極が第1のノードに接続された第1MOSFETと、電流路の一端が接地され、電流路の他端が前記出力端子に接続され、ゲート電極が第2のノードに接続された第2MOSFETと、電流路の一端が電源端子に接続され、電流路の他端及びゲート電極が前記第1のノードに接続され、前記第1MOSFETとカレントミラー回路を構成する第3MOSFETと、電流路の一端が接地され、電流路の他端及びゲート電極が前記第2のノードに接続され、前記第2MOSFETとカレントミラー回路を構成する第4MOSFETと、前記第1のノード及び前記第2のノード間に接続された抵抗回路とを具備し、前記第1MOSFET及び前記第3MOSFETのW/L比と、前記第2MOSFET及び前記第4MOSFETのW/L比が略等しく設定されることを特徴とする出力回路。
IPC (2件)：
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