特許

J-GLOBAL ID：200903047958948699

演算増幅回路

発明者： 多津田 哲男
出願人/特許権者： オリンパス光学工業株式会社
代理人 (1件)： 最上 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平6-268142
公開番号（公開出願番号）：特開平8-111616
出願日： 1994年10月07日
公開日（公表日）： 1996年04月30日
要約：

【要約】【目的】 下限電圧制限機能、絶対値変換出力機能、最大電圧値セレクト機能並びに最小電圧値セレクト機能をもつように構成できる、少数の素子で消費電力の低減化した演算増幅回路を提供する。【構成】 非反転入力端子1と反転入力端子2に入力された差電圧を検出する差動入力部4と、差動入力部4の出力信号を増幅する増幅部5と、増幅部5の出力信号を低インピーダンスに変換し出力信号を取り出すための出力部6と、出力部6の出力端子3に接続された出力電圧を必要に応じレベル変換する電圧変換部7と、電圧変換部7の出力電圧と信号入力端子9・・・mに入力された信号電圧VS1,・・・Vsmとを比較し、出力部6の入力電流II を制御する比較器8とで演算増幅回路を構成する。

請求項（抜粋）：

差動入力部と、該差動入力部の信号を増幅する増幅部と、該増幅部の出力信号をインピーダンス変換する出力部と、該出力部の出力電圧と前記差動入力部の信号とは別の1つ又は複数の入力電圧信号とを比較する比較手段とを備えた演算増幅回路において、前記比較手段の出力により前記インピーダンス変換出力部の入力電流を制御することにより前記出力部の出力電圧を制限するように構成したことを特徴とする演算増幅回路。

IPC (3件)：

H03F 3/45 ,  G06G 7/12 ,  H03K 17/00