特許

J-GLOBAL ID：200903048009104001

薄膜トランジスタ製造方法

発明者： 和田 裕之 ,  平田 芳美 ,  田口 歩 ,  田附 幸一 ,  梅津 暢彦 ,  久保田 重夫 ,  阿部 哲夫 ,  大島 朗文 ,  服部 正 ,  高徳 真人 ,  菅野 幸保
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-005996
公開番号（公開出願番号）：特開2001-196593
出願日： 2000年01月07日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】 アモルファスシリコン膜をエキシマレーザアニールすることにより形成されたポリシリコン膜の状態の評価をする。【解決手段】 本発明は、ボトムゲート型TFTの製造工程において、ポリシリコン膜を形成した後に、そのポリシリコン膜の良否判定を行う。アモルファスシリコン膜に対してアニール処理を行いポリシリコン膜を形成したときに、このアニール処理時においてアモルファスシリコンに与えるエネルギーに応じて、形成されたポリシリコン膜の膜表面の空間構造に直線性や周期性が現れる。この直線性や周期性を画像処理したのち、その画像から直線性や周期性を自己相関関数を利用して数値化する。そして、S/D領域上のポリシリコン膜の表面画像の自己相関値と、ゲート電極上のポリシリコン膜の表面画像の自己相関値を求め、この数値化した両者の結果を利用して、ポリシリコン膜の良否を判断する。

請求項（抜粋）：

基板とポリシリコン膜との間にゲート電極が形成されるボトムゲート構造の薄膜トランジスタを製造する薄膜トランジスタ製造方法において、基板上にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を形成した基板上にアモルファスシリコン膜を成膜するアモルファスシリコン成膜工程と、上記アモルファスシリコン膜に対してレーザアニール処理を行ってポリシリコン膜を形成するレーザアニール工程と、上記ポリシリコン膜の表面の空間構造に基づき、このポリシリコン膜の良否判定を行う良否判定工程とを備え、上記良否判定工程では、各基板に対してゲート電極上に形成された上記ポリシリコン膜表面の空間構造の直線性及び/又は周期性を評価し、各基板に対してゲート電極上以外の場所に形成された上記ポリシリコン膜表面の空間構造の直線性及び/又は周期性を評価し、上記ゲート電極上に形成された上記ポリシリコン膜表面の空間構造の直線性及び/又は周期性、並びに、上記ゲート電極上以外の場所に形成された上記ポリシリコン膜表面の直線性及び/又は周期性に基づき、上記ポリシリコン膜の良否判定を行うことを特徴とする薄膜トランジスタ製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/20 ,  H01L 21/336

FI (3件)：

H01L 21/20 ,  H01L 29/78 624 ,  H01L 29/78 627 G

Fターム (31件)：

5F052AA02 ,  5F052BB07 ,  5F052CA07 ,  5F052CA10 ,  5F052DA02 ,  5F052DB02 ,  5F052EA12 ,  5F052EA13 ,  5F052JA02 ,  5F052JA10 ,  5F110AA24 ,  5F110CC08 ,  5F110DD02 ,  5F110EE04 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG47 ,  5F110HJ12 ,  5F110HL03 ,  5F110HL04 ,  5F110HL11 ,  5F110NN03 ,  5F110NN04 ,  5F110NN14 ,  5F110NN23 ,  5F110NN24 ,  5F110PP03