特許
J-GLOBAL ID:200903048010425873
半導体集積回路装置およびその製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2002-181974
公開番号(公開出願番号):特開2004-031439
出願日: 2002年06月21日
公開日(公表日): 2004年01月29日
要約:
【課題】複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ。【解決手段】たとえば、Cu配線33Wの幅が約0.9μm以上かつ約1.44μm未満であり、Cu配線43の幅およびプラグ43Pの径が約0.18μmである場合において、Cu配線33W上にてCu配線33WとCu配線43とを電気的に接続するプラグ43Pを2個以上配置する。【選択図】 図18
請求項(抜粋):
第1絶縁膜に形成された第1配線溝の内部に第1埋め込み配線が形成され、
前記第1絶縁膜の上層に第2絶縁膜が形成され、
前記第2絶縁膜の上層に第3絶縁膜が形成され、
前記第3絶縁膜に形成された第2配線溝の内部に第2埋め込み配線が形成され、
前記第2絶縁膜に形成された第1孔部の内部に前記第1埋め込み配線と前記第2埋め込み配線とを電気的に接続する第1プラグが形成された半導体集積回路装置であって、
前記第1プラグと前記第1埋め込み配線とが接続する第1位置は、前記第1位置から前記第1埋め込み配線の幅方向における両端部までの距離が等しくならないように配置されていることを特徴とする半導体集積回路装置。
IPC (2件):
FI (2件):
H01L21/90 B
, H01L21/82 C
Fターム (96件):
5F033HH11
, 5F033HH12
, 5F033HH18
, 5F033HH19
, 5F033HH21
, 5F033HH27
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033JJ01
, 5F033JJ11
, 5F033JJ12
, 5F033JJ18
, 5F033JJ19
, 5F033JJ21
, 5F033JJ27
, 5F033JJ32
, 5F033JJ33
, 5F033JJ34
, 5F033KK04
, 5F033KK11
, 5F033KK12
, 5F033KK18
, 5F033KK19
, 5F033KK21
, 5F033KK25
, 5F033KK27
, 5F033KK32
, 5F033KK33
, 5F033KK34
, 5F033LL04
, 5F033MM01
, 5F033MM02
, 5F033MM07
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033NN33
, 5F033NN34
, 5F033PP06
, 5F033PP15
, 5F033PP21
, 5F033PP22
, 5F033PP27
, 5F033PP28
, 5F033PP33
, 5F033QQ08
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ19
, 5F033QQ25
, 5F033QQ31
, 5F033QQ37
, 5F033QQ48
, 5F033QQ58
, 5F033QQ59
, 5F033QQ65
, 5F033QQ70
, 5F033QQ73
, 5F033QQ75
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR09
, 5F033RR11
, 5F033RR15
, 5F033SS02
, 5F033SS03
, 5F033SS11
, 5F033SS15
, 5F033SS21
, 5F033TT02
, 5F033TT08
, 5F033UU04
, 5F033VV12
, 5F033XX00
, 5F033XX06
, 5F033XX14
, 5F033XX24
, 5F033XX28
, 5F033XX37
, 5F064BB02
, 5F064BB13
, 5F064CC12
, 5F064EE09
, 5F064EE12
, 5F064EE17
, 5F064EE22
, 5F064EE26
, 5F064EE27
, 5F064EE32
, 5F064EE41
, 5F064EE52
, 5F064HH06
引用特許:
引用文献:
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