特許

J-GLOBAL ID：200903048015840950

半導体装置の製造方法

発明者： 楠 雅統
出願人/特許権者： 株式会社リコー
代理人 (1件)： 鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平8-176320
公開番号（公開出願番号）：特開平10-022397
出願日： 1996年07月05日
公開日（公表日）： 1998年01月23日
要約：

【要約】【課題】 この発明は、高電圧用半導体素子のゲート絶縁膜の膜厚の自由度を大幅に改善した半導体装置の製造方法を提供することを目的とする。【解決手段】 高電圧用絶縁膜と低電圧用絶縁膜を備えている複数種類、複数個の半導体素子を同一基板上に形成する半導体装置の製造方法において、すべての半導体素子のゲート絶縁膜3を形成する第1の工程と、ゲート絶縁膜3を通して半導体素子のしきい値を調整するための不純物を導入する第2の工程と、ゲート絶縁膜3上にCVD酸化膜6を形成する第3の工程と、高電圧用半導体素子の絶縁膜を形成する領域のみにレジスト7をパターニングする第4の工程と、パターニングされたレジスト7をマスクにして高電圧用半導体素子の絶縁膜を形成する領域以外にあるCVD酸化膜3とゲート絶縁膜3を除去する第5の工程と、高電圧用半導体素子の絶縁膜を形成する領域にあるレジスト7を除去した後、酸化性雰囲気において低電圧用半導体素子の絶縁膜8を形成するための熱処理を施す第6の工程と、を含む。

請求項（抜粋）：

高電圧用絶縁膜と低電圧用絶縁膜を備えている複数種類、複数個の半導体素子を同一基板上に形成する半導体装置の製造方法において、すべての半導体素子のゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜を通して半導体素子のしきい値を調整するための不純物を導入する第2の工程と、前記ゲート絶縁膜上に絶縁膜、半導体膜のどちらか一方、もしくは両方を形成する第3の工程と、高電圧用半導体素子の絶縁膜を形成する領域のみにレジストをパターニングする第4の工程と、パターニングされたレジストをマスクにして高電圧用半導体素子の絶縁膜を形成する領域以外にある絶縁膜、半導体膜のどちらか一方、もしくは両方とゲート絶縁膜を除去する第5の工程と、高電圧用半導体素子の絶縁膜を形成する領域にあるレジストを除去した後、酸化性雰囲気において低電圧用半導体素子の絶縁膜を形成するための熱処理を施す第6の工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/205 ,  H01L 21/265 ,  H01L 21/316 ,  H01L 29/78 ,  H01L 21/336

FI (7件)：

H01L 27/08 321 D ,  H01L 21/205 ,  H01L 21/316 S ,  H01L 21/265 U ,  H01L 21/94 A ,  H01L 27/08 321 C ,  H01L 29/78 301 P