特許

J-GLOBAL ID：200903048017901328

半導体集積回路装置及びその製造方法

発明者： 池田 良広 ,  佐藤 聡彦 ,  船津 圭亮 ,  紺野 秋彦 ,  岡崎 勉 ,  加藤 正高 ,  足立 哲生 ,  土屋 修
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-256862
公開番号（公開出願番号）：特開平10-107163
出願日： 1996年09月27日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 半導体集積回路装置に塔載される不揮発性記憶素子の低電圧化を図る。また、半導体集積回路装置の歩留まりを高める。【解決手段】 不揮発性記憶素子Qを有する半導体集積回路装置であって、電荷蓄積ゲート電極FGと第1ゲート絶縁膜3との界面のゲート幅方向に沿う長さW1を、電荷蓄積ゲート電極FGと第2ゲート絶縁膜12との界面のゲート幅方向に沿う長さW2に比べて短くする。また、製造方法であって、ゲート絶縁膜3の表面の中央領域上に、ゲート長方向に沿う断面が逆台形状で形成されたゲート材4を形成する工程と、ゲート材4の側壁面上に、サイドウォールスペーサ8を形成する工程と、基板1の主面の活性領域上に、熱酸化絶縁膜10を形成する工程と、側壁に保護膜12aを形成する異方性エッチングと、保護膜12aをマスクとした等方性エッチングとを用いて、ゲート材4にゲート幅方向に沿う長さを規定するパターンニングを施し、電荷蓄積ゲート電極FGを形成する工程を備える。

請求項（抜粋）：

半導体基板の主面の活性領域上に第1ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成され、前記電荷蓄積ゲート電極上に第2ゲート絶縁膜を介在して制御ゲート電極が形成された不揮発性記憶素子を有する半導体集積回路装置であって、前記電荷蓄積ゲート電極と前記第1ゲート絶縁膜との界面のゲート幅方向に沿う長さが、前記電荷蓄積ゲート電極と前記第2ゲート絶縁膜との界面のゲート幅方向に沿う長さに比べて短く構成されていることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 621 A ,  H01L 27/10 434