特許

J-GLOBAL ID：200903048041456092

半導体装置の製造方法

発明者： 内海 崇善
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-147926
公開番号（公開出願番号）：特開平10-335643
出願日： 1997年06月05日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 微細化した素子においてもオン抵抗が低く、スイッチングタイムを高速化した半導体装置の製造方法を提供する。【解決手段】 N- 形シリコンエピタキシャル層22上にゲート酸化膜23、ゲート電極を構成する多結晶シリコン膜24を順次積層する工程と、多結晶シリコン膜24を選択的に開口してゲート開口部26とベース開口部25を形成し、さらにN- 形シリコンエピタキシャル層22内にゲート開口部26よりN形イオンをドープしてN形ドレイン34を形成し、ベース開口部25よりP形イオンをドープしてP形チャネル部ベース33、さらにP+ 形ベース37をそれぞれ形成する工程を備えており、ゲート電極下にN- 形シリコンエピタキシャル層22より高不純物濃度のN形ドレイン34を設けジャンクション抵抗を小さくし、ゲート開口部26によりゲート電極の面積を減らしゲート電極とドレイン電極43間の静電容量を小さくしている。

請求項（抜粋）：

一導電形シリコン半導体基板上に該一導電形シリコン半導体基板より低不純物濃度の一導電形シリコン半導体層を形成すると共に、該一導電形シリコン半導体層上にゲート酸化膜、多結晶シリコン膜を順次積層する工程と、前記多結晶シリコン膜を選択的に開口して第1の開口部と第2の開口部を形成し、さらに前記第1の開口部より一導電形不純物をドープし前記第2の開口部より反対導電形の不純物をドープして前記一導電形シリコン半導体層内に前記第1の開口部には該一導電形シリコン半導体層より不純物濃度の高い一導電形高不純物濃度領域を形成し、前記第2の開口部には反対導電形高不純物濃度領域をそれぞれ形成する工程を備えていることを特徴とする半導体装置の製造方法。