特許

J-GLOBAL ID：200903048093261524

半導体装置

発明者： 水 野 智 久
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004931
公開番号（公開出願番号）：特開平6-216150
出願日： 1993年01月14日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 チャネルの実効電界を低減化するとともに高速動作を可能にする。【構成】 第1導電型の半導体基板1上に形成される第1導電型のウェル3と、このウェル内に形成される第2導電型のチャネル領域6と、ウェル内にチャネル領域を挟むように形成される第1、第2のソース・ドレイン領域8,11とを備え、第1のソース・ドレイン領域は、第2のソース・ドレイン領域の間に形成され、更に第2のソース・ドレイン領域よりも深さが浅く、第1のソース・ドレイン領域を被うように第2導電型の第1の層9が形成され、ウェル内に、第1の層よりも濃度が低く、深さが第1のソース・ドレイン領域よりも深くて、かつ第2のソース・ドレイン領域を被うように第2導電型の第2の層12が形成されていることを特徴とする。

請求項（抜粋）：

第1導電型の半導体基板上に形成される第1導電型のウェルと、このウェル内に形成される第2導電型のチャネル領域と、前記ウェル内に前記チャネル領域を挟むように形成される第1、第2のソース・ドレイン領域とを備え、前記第1のソース・ドレイン領域は、前記第2のソース・ドレイン領域の間に形成され、更に第2のソース・ドレイン領域よりも深さが浅く、前記第1のソース・ドレイン領域を被うように第2導電型の第1の層が形成され、前記ウェル内に、前記第1の層よりも濃度が低く、深さが前記第1のソース・ドレイン領域よりも深くて、かつ前記第2のソース・ドレイン領域を被うように第2導電型の第2の層が形成され、前記チャネル領域の深さXj がチャネルの最大空乏層幅Wa と、前記チャネル領域と前記ウェルとの間のpn接合の最大空乏層幅Wb との和以下となり(Xj≦Wa +Wb )、前記第1の層の厚さXp1は、この第1の層と前記第1のソース・ドレイン領域との間のpn接合の最大空乏層幅Wc1と、前記第1の層と前記ウェルとの間のpn接合の最大空乏層幅Wd1との和より大きく(Xp1>Wc1+Wd1)、前記第2の層の厚さXp2は、この第2の層と前記第2のソース・ドレイン領域との間のpn接合の最大空乏層幅Wc2と、前記第2の層と前記ウェルとの間のpn接合の最大空乏層幅Wd2との和より大きい(Xp2>Wc2+Wd2)ことを特徴とする半導体装置。

IPC (2件)：

H01L 21/336 ,  H01L 29/784

FI (2件)：

H01L 29/78 301 L ,  H01L 29/78 301 H