特許
J-GLOBAL ID：200903048099843088
半導体集積回路装置の配線設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平4-313683
公開番号（公開出願番号）：特開平6-163693
出願日： 1992年11月24日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】バンプとチップ内部のI/Oセルの入力端又は出力端との間の結線要求を、チップ内部の配置配線設計の結果に影響されずに満たす。【構成】セルライブラリーに登録された各セルに対しセル内部配線と干渉せず且つ該セルを横切るように単位領域を設定しておき、該セルを配置してセル列40を形成したときに単位領域が連続し帯状になって専用領域33が確保されるようにし、チップ内部のセル間配線設計を行った後に、配線を専用領域33内に通してバンプとI/Oセルの入力端又は出力端との間の配線設計を行う。
請求項（抜粋）：
下層にセル列(40〜48)が配置され、最上位の配線上にバンプ(B11〜B88)が接合され、該バンプがチップ上の定められた位置に整列配置される半導体集積回路装置の配線設計方法において、該セル列と該最上位配線(2、3、a、b)の間の配線層に、各セル列についてセル内部配線と干渉せず且つ該セル列に平行な帯状領域を、該バンプと該セル列内のI/Oセルの入力端又は出力端との間を結線するための専用領域(33)として確保しておき、該チップ内部のセル間配線設計を行った後に、配線を該専用領域内に通して該バンプと該I/Oセルの入力端又は出力端との間の配線設計を行うことを特徴とする半導体集積回路装置の配線設計方法。
IPC (2件)：
FI (2件)：
H01L 21/82 W
, H01L 21/92 Z
